verilog 检测wire 中的值

发布网友发布时间：2022-05-29 23:16

共3个回答

热心网友时间：2024-05-31 12:33

wire只要定义之后便可以将它与常数比较或者赋值。
但是你这个地方的clk定义的是1位wire，不是0就是1，你怎么可能if(clk==15)呢，
这个地方肯定不行。
wire [3:0] clk;之后才可以这样用

热心网友时间：2024-05-31 12:34

wire [0:n] A; 中A[0]是最高位
表示顺序不同而已

热心网友时间：2024-05-31 12:34

对呀，默认时都是一位的， clk是一位的，怎么可能达到位15

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