用VHDL设计一个十二分频的分频器,代码急需

发布网友发布时间：2022-05-24 13:41

共2个回答

热心网友时间：2023-10-15 19:13

这么简单的逻辑应该自己会写，如果实在不行在网上搜一下也很容易找到

ENTITY clkdiv IS
PORT(clk : IN STD_LOGIC;
clk_div12 : OUT STD_LOGIC);
END clk_div;

ARCHITECTURE rtl OF clk_div IS
SIGNAL count : STD_LOGIC_VECTOR(2 DOWNTO 0);
SIGNAL clk_temp : STD_LOGIC;

BEGIN
PROCESS(clk, count)
BEGIN
IF (clk'event AND clk='1') THEN
IF(count = "101") THEN
count <= (OTHERS => '0');
clk_temp <= NOT (clk_temp);
ELSE
count <= count +1;
END IF ;
END IF ;
END PROCESS;

clk_div12 <= clk_temp;

END rtl;

上面这个是最常用的1:1占空比，由于没有复位信号，所以第一个周期可能是不完整的，但在实际应用中一般不成问题。

热心网友时间：2023-10-15 19:13

你写一个计数器就行了实在不会
我在告诉你
占空比是多少