arm cortex a5性能规格参数

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ARM Cortex-A5的性能、功耗和面积在TSMC 40LP和TSMC 40G工艺类型中有所不同。在额定电压为1.1V时，其低泄漏和性能范围为530~600 MHz，而额定电压为1.0V时，则可超过1GHz。在不包括RAM/高速缓存的情况下，其内核面积为0.27mm2，在包括16K/16K高速缓存时，面积为0.53mm2，加上NEON时为0.68mm2。动态功耗方面，频率为0.12 mW/MHz，在1.0V情况下，其能效为13 DMIPS/mW。

内核面积、频率范围和功耗主要取决于工艺、库和优化情况。使用通用工艺技术、ARM标准单元库和RAM的合成内核性能得到了具体说明。ARM高性能SC12逻辑库和性能RAM在频率优化方面提供85%使用率，在慢硅/Vdd-10%/125C情况下，频率可达1.0V，在标准硅/Vdd情况下，功耗则使用所有额定电压晶体管。

Cortex-A5采用ARMv7-A架构，支持Dhrystone性能，单个内核每MHz可达1.57 DMIPS，支持1-4个内核的多核配置。还提供单核版本，支持ARM Thumb®-2 / Thumb指令集，以及可选的DSP & SIMD扩展，如VFPv3浮点（可选）、NEON™高级SIMD（可选）等。MPE扩展Cortex-A5浮点单元(FPU)，提供一组丰富的SIMD操作，支持8位、16位和32位整型及32位浮点数据类型。FPU支持VFPv3架构中的所有数据处理指令和数据类型，提供浮点计算功能，符合ANSI/IEEE标准754-1985、二进制浮点运算的IEEE标准(IEEE 754)。

Jazelle RCT和DBX技术最多可使即时生产(JIT)和提前编译的字节码语言的代码大小缩小3倍，同时支持Java指令的直接字节码执行，提高传统虚拟机的速度。可配置L1高速缓存可在4-64K范围内单独配置，提供功率优化的L1指令和数据高速缓存，以及ARM SRAM优化实例。高性能AXI总线支持多个未决事务的64位统一AXI总线，具有超过ARM1176JZ-S的3倍内存带宽。

先进的多核技术包括侦测控制单元(SCU)，负责管理互连、仲裁、通信、高速缓存之间的传输和系统内存传输、高速缓存一致性，以及其他多核技术处理器的功能。Cortex-A5 MPCore处理器还向其他系统加速器和非缓存DMA驱动的主外设公开这些功能，通过共享对处理器高速缓存层次结构的访问来提高性能并降低系统范围内的功耗，降低在各个操作系统驱动程序中维持软件一致性所涉及的软件复杂性。加速器一致性端口(ACP)为各种系统主机提供了一个互连点，易于直接连接Cortex-A5 MPCore处理器，支持所有标准读写事务，而对连接组件没有任何其他一致性要求。

通用中断控制器(GIC)实现最近标准化的、基于架构的ARM中断控制器后，提供了一种强大且灵活的方式，进行处理器间通信以及路由系统中断和确定其优先次序。支持最多224次独立中断，每次中断均可在CPU之间分布，经过硬件确定优先级，然后在操作系统和TrustZone软件管理层之间路由。借助半虚拟化管理器，此路由灵活性以及支持虚拟化操作系统中断这一特性赋予了增强解决方案功能所需的其中一个主要功能。