关于除法器
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发布时间：2小时前
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时间：2024-12-02 10:07
本文详细描述了一个自主仿制的Altera除法IP核的过程及原理。仿制结果如下图所示。通过仿真，旨在得到一个16位小数的结果，具体为100/3，应为33.333...。而仿真结果显示为2184533，其后16位为21845（0101010101010101B），进一步除以2*16，即得到0.33328...的结果。
除法器的设计思路遵循了十进制和二进制中的相似逻辑，但采用了不同的进制转换方法。在十进制中，通过减去除数来获取新的被除数，而在二进制中，则是通过左移操作来实现。具体步骤如下：
首先，将被除数的位宽进行双倍扩展。
接着，对被除数进行左移一位的操作。
判断被除数是否大于除数，如果大于，则计算两数之差，以此作为新的被除数。重复上述步骤直至满足条件。
当左移次数与扩展位宽相同时，低32位作为商，高32位为余数。其中，商的高16位代表整数部分，低16位则为扩展后的小数部分。
前仿真结果显示，代码与IP核的仿真结果一致，验证了代码的正确性。然而，代码优化方面仍有待改进。目前的实现非流水线化，导致计算整数除法需要多个时钟周期，这不符合FPGA流水线执行的思想。因此，下一步将优化为流水线结构，以实现真正的工程应用。
