system generator功能介绍
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发布时间：2024-10-19 21:44
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时间：2024-11-29 06:30
在系统设计中，SystemGenerator是一个必不可少的工具，它涉及到的主要模块包括Gateway In、Gateway Out、SystemGenerator和Xilinx定点运算单元。对于那些有精确时钟要求的外部接口模块，SystemGenerator并非最佳选择，可以考虑使用HDL方法实现，然后通过Black Box功能将其导入到Sysgen工程中。
SystemGenerator Blockset主要由Xilinx Blockset、XilinxPreference Blockset和Xilinx XtremDSP Kit组成。Xilinx Blockset提供了构建数字信号处理系统和FPGA数字系统所需的各类模块，而XilinxPreference Blockset则基于这些模块构建，简化了开发过程，提升了可靠性。
在信号数据类型方面，XilinxBlock的输出支持两种格式：Fullprecision和User-defined precision。Fullprecision自动扩展位宽，User-defined precision允许用户设置截位或饱和处理。在SystemGenerator中，可以通过Port/Signal Displays的设置查看每个模块的数据类型，解决Simulink中关于数据类型和采样速率的不确定问题。
GatewayIn的SamplePeriod设置影响采样点数量，保持同一级别Gateway In的Sample Period一致很重要。采样率变换可以使用Up sample和Down sample模块，不同颜色代表不同的采样率。生成测试向量时，可以使用FromWorkspace block，数据应为2xn矩阵，如[1:101; sin(2*pi*[0:.01:1])]，然后通过Toworkspace block导出到MATLAB进行分析。
Simulink的system period是仿真时钟周期，需是所有采样周期的最大公因子。例如，如果系统有3个采样周期（2、3、4），system period应设为1。若FPGA时钟周期为10ns，不同Simulink周期对应FPGA的实际时钟周期。可以使用ClockEnable Probe模块来处理潜在的时钟使能信号。
