在Verilog中always有以下几种用法我搞不懂区别和意思: always @ (*...

发布网友发布时间：2024-10-23 16:42

共2个回答

热心网友时间：2024-11-15 04:53

1,always @ (*) 表示所有的输入都做为敏感信号。后面两个没见过

热心网友时间：2024-11-15 04:53

1.always@后面内容是敏感变量（电平敏感或上升下降沿敏感），always@(*)里面的敏感变量为*，意思是说敏感变量由综合器根据always里面的输入变量自动添加，不用自己考虑。 2.如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行。3.第二个没见过。

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