vhdl 根据两信号上升沿先后顺序来给变量赋值

发布网友发布时间：2022-05-06 19:29

共2个回答

热心网友时间：2023-09-12 21:23

wait until rising_edge(din);
wait until (pout='1') ;
对于这两个语句我也认为有问题，相当于同一进程用了两个时钟源；把wait until (pout='1') ;换成if pout='1' then 给你分析了下，因为pout<=din xor fin;综合的异或门有延时，所以有种特殊情况：如果其中有一个信号一直为低则比较不出结果

热心网友时间：2023-09-12 21:24

两个周期信号的上升沿之间有先后顺序，这个表述有问题吧。从哪一点开始判断是谁先谁后的？另外可以先把你的程序发上来看一下

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