verilog中时序电路里面的反馈怎么写(附图)?

发布网友发布时间：2024-09-06 03:34

共2个回答

热心网友时间：2024-10-29 09:33

可以综合综合结果就是图中的结构
always @ (posedge CLKA)
Q <= X || Q;

热心网友时间：2024-10-29 09:32

always@(posdege CLKA)
FF <= FF | x；

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