I2SI2S总线规范

发布网友发布时间：2024-09-14 12:33

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热心网友时间：2024-09-18 16:28

飞利浦公司的I2S总线规范定义了硬件接口和数字音频数据的传输规则。主要信号包括：

串行时钟(SCLK, BCLK)：对应于音频数据的每一位，频率为2×采样频率×采样位数。
帧时钟(LRCK, WS)：用于切换声道，"1"表示右声道，"0"左声道，频率等于采样频率。
串行数据(SDATA)：以二进制补码形式表示音频数据，数据最高位在LRCK变化后的第2个SCLK脉冲出现。

为了同步系统，可能还会传输一个主时钟(MCLK, Sys Clock)，是采样频率的256倍或384倍。I2S格式有左对齐、标准的飞利浦格式（I2S）和右对齐（日本格式）三种。

发送端和接收端需要使用相同的格式和长度，但I2S格式的数据长度允许不同。WS信号指示声道选择，右声道WS=1，左声道WS=0，可以在SCLK上升沿或下降沿变化，且无需对称。

电气规范规定了输入和输出电压范围，使用TTL电平标准，但其他IC的电平也可能兼容。时序要求中，主导装置和从属装置之间的延迟分为外部时钟延迟和内部时钟延迟两部分，数据和命令信号的输入延迟不显著，主要关注发送端传输和接收端设置的时间。

数据的传输要求固定的传号空号比，且接收端有建立时间和保持时间的限制，确保信号的正确接收和记录。发送端的信号速度要适配于接收端的时钟，以避免数据错误。

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