发布网友 发布时间:2024-10-10 20:01
共4个回答
热心网友 时间:2024-10-22 07:49
是VHDL和Verlog吧热心网友 时间:2024-10-22 07:43
VHDL语法更严谨一点,入门也难一点,有C语言基础的话,VERILOG还是很好上手的,可以都了解一下,思想是通的,公司用VERILOG多,研究所及学校可能用VHDL多一点热心网友 时间:2024-10-22 07:50
它们是两不同的硬件描述语言,只是语法不一样,本质是一样。这种问题你没有必要去考虑。学哪种都行,最好都懂点热心网友 时间:2024-10-22 07:43
Verlog有点像c语言,vhdl是和c语言不同