关于FPGA的pll的一些问题

发布网友发布时间：2024-10-04 10:17

共4个回答

热心网友时间：2024-10-05 16:11

你这是dxp在报错吧，没关系只要quartus不报错就行。这种错误不用理他，用低版本的protel 99se不会有这种问题。有人推荐更改pin的电气类型“把出现错误的引脚属性改为passive即可。”

热心网友时间：2024-10-05 16:17

你怎么确定你的错误是CLK1~CLK3这三个引脚悬空造成的呢？

热心网友时间：2024-10-05 16:15

把晶振接到pll的一个clk管脚上即可，其他的管脚可以悬空，你编译报错可能是其他原因，你把报错代码贴上来看看吧。

热心网友时间：2024-10-05 16:15

接电阻接地，其实不接应该也可以，设置一下你的编译的约束条件。

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