SystemVerilog 数据类型简介

发布网友发布时间：2024-10-02 13:19

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热心网友时间：2024-10-07 09:23

SystemVerilog 作为 Verilog 的扩展，同样用于 HDL。在 Verilog 中，我们使用 reg 和 wire 数据类型来描述硬件行为。然而，随着硬件验证的日益复杂和严格，Verilog 的数据类型在开发有效的测试激励文件和测试用例时显得有些力不从心。因此，SystemVerilog 在 Verilog 的基础上进行了扩展，添加了更多类似于 C 语言的数据类型，以改善封装和紧凑性。

以下是 variable or net 可保存的 4 种状态：0 - 逻辑状态 0，variable/net 为 0V；1 - 逻辑状态 1，variable/net 为 > 0.7V 的值；x or X - 逻辑状态 X，variable/net 为 0 或 1 - 但未知；z or Z - 逻辑状态 Z，net 存在高阻抗 - 可能 wire 未连接或处于浮动中。

设置定点格式（例如，2.8）或指数格式（例如，7.2e6）可以编写浮点和指数值。

在 SystemVerilog 中，字符串是一种数据类型。有关字符串的信息，您可以点击此处了解。

结构（structure）表示存储在一起并通过结构变量来引用的数据类型集合。

阵列（array）是用于将不同的值存储在连续位置中的变量。

void（空）数据类型表示不存在的数据，可指定为函数和任务的返回类型，用于表示无返回值。

将 real（实数）转换为 int（整数）时，通过将实数转换为最接近的整数而不是对实数进行截位，即可实现转换。如果小数部分恰为 0.5，则趋向无穷（远离 0）。您可以使用强制类型转换或使用系统任务来指定显式转换。将实数值直接赋值给整数类型也将舍入而不是截位。