发布网友 发布时间:2022-04-21 23:52
共1个回答
热心网友 时间:2023-11-21 21:18
跟你分享我的看法,提供你参考clockgating的部分我是忽略不去看的,通常这个holdtimeviolation会发生在gatingcell的地方clockgating一般为了预防glitch的发生会用一级DFF用负缘去latch住enable讯号,在用这个DFF的输出去和Clock作AND。而这个AND就会是gatingcell。因此你可以看到,在你的timingreport中上面的clock是用risingedge来看而下面经过的AND2D1是用fallingedge来看,因此holdtime一定是不过的。但是通常enable讯号的行为,会是一直拉住的所以你的holdtime绝对会是没问题的。在primetime里面我会对你的gatingcell下set_disable_clock_gating_check[get_cell***]来处理这条路径你如果想了解的更详细的话,可以参考论坛上的这本名著"StaticTimingAnalysisforNanometerDesigns"!