asic设计流程中什么时候修正setup time violation
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发布时间：2022-04-21 23:52
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时间：2023-05-08 12:52
可以根据定义式来修正：T >= Tclk_q_max + Tcl_max + Tset_up + Tskew。所以自然的有以下几种修正方法。
减少clk to q delay. 也就是用这个特性更快的transistor, 所以这个方法发生在synthesize阶段（决定用什么library）。
减少combination logic delay。这个显然需要在写VERILOG的时候注意。
减少Tskew。这个需要在后端place and route的时候优化clock tree。
增加T。这个可以在任何时候，甚至是tape out之后。所以说就算成品有setup violation也可以降频使用。
