verilog和vhdl语言谁更容易学习

发布网友发布时间：2023-10-24 03:00

共5个回答

热心网友时间：2024-10-13 20:10

我个人用的是VHDL语言，相比Verilog来说VHDL严谨一些，而Verilog的语言模式很像C语言，比较灵活。
从设计的角度来看，Verilog经常用来设计从小到规模的集成电路的设计，而VHDL偏向于中规模到超大规模的集成电路的设计。
目前国内的使用程度来看，沿海地区的开发多用Verilog语言，当然使用VHDL的也不在少数。
从标准来看，Verilog是CADENCE公司发表的一门硬件编程语言，目前也被列为IEEE的标准之一，而VHDL语言是美国国防部资助下创始的，同时也是IEEE指定为规范的第一种硬件描述语言。

二者没有好坏之分，看看你周围的人或者将来的工作需求上那种用的更广泛，就是用那种语言好了：）

希望能对你有帮助～

热心网友时间：2024-10-13 20:11

两种语言其实都差不多，可能最开始看Verilog的会简单些，因为更像C
但是FPGA编程思维跟C是有本质的区别的，偶尔常规的用C的顺序思维会犯错。
我一开始就用VHDL，感觉更严谨些。不过用户的话，是五五分成的。
关键是编程思想，语言一两天就懂了

热心网友时间：2024-10-13 20:11

初学者我感觉因为有C语言基础，Verilog的话比较容易上手，语法比较像。但是不要因此而轻视它，有些地方是初学者很难理解的比如阻塞式赋值和非阻塞式赋值等。

热心网友时间：2024-10-13 20:12

看你习惯用哪个了。

verilog跟C语言挺像，学起来也比较容易些。

vhdl就有些困难了，相对来说。

你可以先分别看看，然后再从中选择，深入学习。

仅供参考，希望能帮到你。

热心网友时间：2024-10-13 20:12

verilog 其实也差不多

vhdl与verilog学那种比较好?

对于学习过C语言的童鞋来说，verilog比较容易上手，基本的语法和思想差不多，而且使用verilog的开放源代码也会比VHDL的多。本人觉得verilog作为入门还是比较合适的。

verilog和vhdl语言谁更容易学习

FPGA开发中的VHDL语言与Verilog HDL语言那个好学?各有什么优缺点?_百 ...

相对来说，VHDL更加严谨、灵活性较差，但容易入手；verilog的话相对比较灵活，适合大型开发，但是在编译时比不上VHDL。现在来说，学校教学一般使用VHDL，但是公司用的多的还是verilog。建议初学者使用VHDL，学到一种严谨的习惯，再学verilog就相对简单。

vhdl好还是verilog 好

VHDL 源于军方的ADA编程，而verilog则源于我们熟悉的C语言。所以，学verilog入门较快，快的话几天就可以掌握全部语法。当然只是理解和懂得，灵活的运用还要依靠大量的实践。而相对来说VHDL入门则比较难。关于两者的好坏，谁也所不清。有人说用VHDL才是技术所在，因为其具有ada编程模式，而ada又广泛应用在...

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verilog普及率比较高,有必要学VHDL吗?两者的区别是什么

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对于初学者来说，选择学习Verilog HDL还是VHDL常常是一个困惑的问题。实际上，这两种语言在描述数字电路的能力上相差无几。一旦掌握了其中一种，通过短期的额外学习，你就能快速掌握另一种。决定选择哪种语言，主要依赖于你所处的环境，跟随周围专业人士的常用工具会更容易你的后续学习和交流。如果你在集成...

vhdl和verilog哪个好

二者本质都是硬件描述语言。起源不同。Verilog 是民用起来的。更好上手更易操作。VHDL 最早为军用。不如Verilog好用。再脑洞大点吧。Verilog就是lol。VHDL就是Dota。

硬件语言学VHDL还是Verilog好?

其实，从个人感觉上来讲，verilog比较容易理解和学习，也比较灵活，但是正是由于其代码的随意性，如果应用不熟练程序很可能会有较多bug，需要慢慢调试。而VHDL作为早期美国军方设计的语言，追求其完备性和规则的严密性，用它可以避免很多程序BUG的发生，但是相对的，代码编写量也会较大。欢迎追问~...

verilog和vhdl语言 谁更容易学习

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