vhdl程序改错！

发布网友发布时间：2023-09-21 12:11

共3个回答

热心网友时间：2024-12-02 23:54

SIGNAL c :STD-LOGIC; 应该定义在结构体中，而不是进程中。进程中只能定义变量。

热心网友时间：2024-12-02 23:55

c 的定义放在process外面，c:out std_logic

热心网友时间：2024-12-02 23:55

SIGNAL c :STD-LOGIC;
PROCESS(a,b)
BEGIN
c<=a AND b;
END PROCESS;

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