verilog 语法问题求解

发布网友发布时间：2023-07-16 16:54

共2个回答

热心网友时间：2024-11-04 12:35

assign mult_out = dataa_reg * datab_reg;
//意思时，dataa_reg乘以datab_reg，结果给mult_out。

assign out=ain/2+bin/2;这个除2是除0000010的意思吗？
//一般来说，未定义位宽的常数，在仿真是，默认为32bit，即2就是32‘h0000_0002。综合时会优化，可能是2’b10，也可能采用移位表示除以2。

问题三，看不到。

热心网友时间：2024-11-04 12:35

一：就是mult_out的数值 = dataa_reg 的数值* datab_reg的数值，这里mult_out是wire型的所以用assign赋值。
二：就是除以2.
三：看不到

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