信号holdtime不够怎么办

发布网友发布时间：2023-06-30 14:06

共1个回答

热心网友时间：2024-10-24 14:48

在项目后仿的过程中，由于后端提供的网表并非完整的网表，而是分模块提供的独立网表。所以后仿是在仿真环境中既有rtl代码，又有网表。这种情况下rtl 模块与网表模块之间的接口存在信号的hold time无法满足的情况。所以需要将rtl给到网表的输入信号做一个delay再输入到网表中。在这个过程中研究了一下verilog中的延时问题。

声明：本网页内容为用户发布，旨在传播知识，不代表本网认同其观点，若有侵权等问题请及时与本网联系，我们将在第一时间删除处理。E-MAIL:11247931@qq.com