帮忙翻译一下这段英文
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发布时间：2022-04-25 20:39
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时间：2022-04-12 10:51
职位要求：
要求：
学士学位，在CS / CE认证/电擦除或同等学历
2-3年的行业经验。
不仅自我激励，但也是一个很好的球员有良好人际沟通技巧（普通话和英语） 。
解决冲突，掌握沟通技巧和出色的人的技能。
能力分析，使用和配置中小型网络。
工程问题的不同范围的分析评价，需要识别的因素。
优秀的口头和书面交流
产品经验的CMTS ， DOCSIS数据，的PacketCable ，广管局。
议定书的经验TCP / IP协议，的DNS ， DHCP ，则SNMP的网络管理软件是一个加号。经验与检测设备，如Pagent ， SmartBits ，和/或Ixia公司也是一个加。
责任：
开发测试计划/测试案例。
表演手工测试。
脚本（利用TCL和苯丙胺类兴奋剂/ AutoEasy ） 。
故障排除和修复实验室成立。
教育背景建议：
这一立场要求学士学位，在CS / CE认证/电擦除或同等学历和2-3年的行业经验。
职位描述：
职位描述：
CRDC电缆DevTest队寻求软件/质量工程师设计和开发车辆，验证功能和质量，思科的CMTS根据客户喜欢的环境。理想的候选人应具有广泛的实践经验，熟悉网络/网络协议，并了解基本的测试方法。
软件/质量工程师将负责制定测试计划/测试案例，进行人工测试，和脚本（利用TCL和苯丙胺类兴奋剂/ AutoEasy ）的有线电视电缆调制解调器终端系统的功能。软件/质量工程师也应该能够排除故障和修复实验室成立。
这一立场要求学士学位，在CS / CE认证/电擦除或同等学历和2-3年的行业经验。一个人不仅自我激励，但也是一个很好的球员有良好人际沟通技巧（普通话和英语） 。产品经验的CMTS ， DOCSIS数据，的PacketCable ，广管局;议定书经验TCP / IP协议，的DNS ， DHCP ，则SNMP的网络管理软件是一个加号。经验与检测设备，如Pagent ， SmartBits ，思博伦测试中心和/或Ixia公司也是一个加。
通常需要学士学位/政务司*结合2-4 +年相关经验，或MSEE /政务司*结合1-2年的相关经验。
所需技能：
知识Verilog或VHDL ，脚本和编程语言（ Perl中， TCL集团， C和C + + ）和HDL设计工具。
在ASIC认识方法和流程。
强大的背景逻辑设计。
优秀的书面和口头沟通，团队和人民的技能。
自我动机和愿意学习的工作。
职位要求：
通常需要学士学位/政务司*结合2-4 +年相关经验，或MSEE /政务司*结合1-2年的相关经验。
所需技能：
知识Verilog或VHDL ，脚本和编程语言（ Perl中， TCL集团， C和C + + ）和HDL设计工具。
在ASIC认识方法和流程。
强大的背景逻辑设计。
优秀的书面和口头沟通，团队和人民的技能。
自我动机和愿意学习的工作。
职位描述：
职责包括：
详细设计规范和测试计划的发展。
的RTL逻辑设计，综合和时序收敛。
模块级和全芯片验证，正式核查和检查等同。
协助原型造就和核查实验室。
逻辑设计和验证工程师
职位描述：
参与设计和验证复杂的，高性能和高集成ASIC和FPGA中使用思科网络设备。
职责包括：
硬件逻辑设计采用Verilog HDL语言，合成门和时序收敛，以满足性能要求
实现设计测试逻辑，以改善质量和可靠性设计，加强中另加系统测试和调试的能力
模块和全芯片功能验证，正规的检验和测试模式模拟
协助原型带出实验室
电子设计工程师
职位描述：
个人将确定和设计下一代网络设备。
职责包括：
系统和板级规格
原理图捕获和电路板布局
FPGA设计使用Verilog HDL语言
设计和分析高速电路，以满足信号完整性的要求
系统一级带出实验室
嵌入式软件工程师
职位描述：
设计和开发部门和系统级诊断软件/固件系统，电路板， FPGA和ASIC设计验证和确认的工程设计和制造;
密切配合汉王设计，软件开发和生产队bringup支持系统，故障分析和制造过程，并促进团队协作;
参加嵌入式软件，设备驱动程序和/或内核的发展;
可扩展的软件设计，多处理器，多进程，多线程系统在C和C + +环境;
作者诊断功能，提供规范的执行准则，以实现最高水平的测试覆盖与故障隔离在组件级;
开始非正式的审查意见和技术的目标范围内和跨职能小组;
软件测试
职位描述：
确定详细的测试战略的一个新产品或释放;
接口与开发，市场营销，客户和合作伙伴，了解产品的部署方案和使用情况;
设计与文件功能，整合，应力，性能和解决方案的测试;
执行测试，记录问题的报告，再现问题，并验证补丁;
密切合作，开发和客户支持团队在娱乐和解决客户报告的问题;
自动化和执行功能，整合，性能和解决方案的测试;
参加测试逃脱分析和改进测试过程和/或回归测试套件;
促进和审查工程和最终用户文档，产品需求，功能规格，测试计划，产品文学，故障排除指南，配置指南，指挥参考，并释放说明;
参与跨功能测试的努力。
应用软件开发商
职位描述：
参加讨论的功能设计，并有助于创新的想法和解决办法。与跨职能小组，如市场营销，技术支持和文件组相关的任务。
固体理解分布式系统和网络的原则，加上工作知识的相关学科，例如，计算机安全，算法，数据库和操作系统;
贡献小的子系统架构设计和书写功能规格;
收件和/或提供投入部分的设计规格;
自主开发的软件代码每设计规范;
收件主要部分单位，集成和回归测试计划;
调试问题，在温和的范围子系统的水平;
执行复杂的子系统级单位，集成和开发试验;
识别和解决问题的过程中发现的内部验证性试验，在客户的网站。
NMTG步具体要求：
熟练的程序员使用语言的Java /回旋/ awt ， JSP技术， servlete ，快闪记忆体，的C / C + + ，英语，语言， Java脚本...
了解一些J2EE架构。
数据库的知识经验，如SQL ， MySQL和甲骨文。
了解网络/通信一样路由协议，路由协议， TCP / IP协议
参考资料：ＧＯＯＧＬＥ翻译网页
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时间：2022-04-12 12:09
要求：
学士学位，在CS / CE认证/电擦除或同等学历
2-3年的行业经验。
不仅自我激励，但也是一个很好的团队合作精神与良好的人际交往技能（普通话和英语） 。
解决冲突，掌握沟通技巧和出色的人的技能。
能力，分析，使用和配置中小型网络。
工程问题的不同范围，需要在分析评价识别因素。
出色的口头和书面交流
产品经验的CMTS ， DOCSIS的，的PacketCable ，广管局投诉。
议定书经验TCP / IP协议，的DNS ， DHCP ，则SNMP的网络管理软件是一个加号。经验，检测设备，如Pagent ， SmartBits ，和/或Ixia公司也是一个加。
责任：
制定测试计划/测试案例。
进行手动测试。
脚本（利用TCL和苯丙胺类兴奋剂/ AutoEasy ） 。
故障排除和修复实验室成立。
教育背景推荐：
这一立场要求学士学位，在CS / CE认证/电擦除或同等学历和2-3年的行业经验。
职位描述：
职位描述：
CRDC电缆DevTest团队寻求软件/质量工程师设计和开发车辆，验证功能和质量，思科的CMTS根据客户样的环境。理想的候选人应具有广泛的实践经验，熟悉网络/网络协议，并了解基本的测试方法。
软件/质量工程师将负责制定测试计划/测试案例，进行手动测试，和脚本（利用TCL和苯丙胺类兴奋剂/ AutoEasy ）有线电缆调制解调器终端系统的功能。软件/质量工程师也应该能够排除故障和修复实验室成立。
这一立场要求学士学位，在CS / CE认证/电擦除或同等学历和2-3年的行业经验。不仅是个人的自我动机，但也是一个很好的球员有良好人际沟通技巧（普通话和英语） 。产品经验的CMTS ， DOCSIS的，的PacketCable ，广管局投诉;议定书经验TCP / IP协议，的DNS ， DHCP ，则SNMP的网络管理软件是一个加号。经验，检测设备，如Pagent ， SmartBits ，思博伦测试中心和/或Ixia公司也是一个加。
通常需要学士学位/政务司*结合2-4 +年相关经验，或理学硕士学位/政务司*加上1-2年的相关经验。
所需技能：
知识Verilog或VHDL ，脚本和编程语言（ Perl中， TCL集团， C和C + + ）和HDL设计工具。
理解的ASIC方法和流程。
强大的背景，逻辑设计。
良好的书面和口头沟通，团队和人的技能。
自我动机，愿意学习的工作。
职位要求：
通常需要学士学位/政务司*结合2-4 +年相关经验，或理学硕士学位/政务司*加上1-2年的相关经验。
所需技能：
知识Verilog或VHDL ，脚本和编程语言（ Perl中， TCL集团， C和C + + ）和HDL设计工具。
理解的ASIC方法和流程。
强大的背景，逻辑设计。
良好的书面和口头沟通，团队和人的技能。
自我动机，愿意学习的工作。
职位描述：
职责包括：
详细设计规范和测试计划的发展。
RTL级逻辑设计，合成和时序收敛。
模块级和全芯片验证，形式验证和等价性检验。
协助原型实现和验证实验室。
逻辑设计和验证工程师
职位描述：
参与设计和验证复杂的，高性能和高集成ASIC和FPGA中使用思科网络设备。
职责包括：
硬件逻辑设计采用Verilog HDL语言，合成门和时序收敛，以满足性能要求
执行逻辑设计的试验，以提高质量和可靠性设计，再加上加强在系统测试和调试的能力
模块和完整芯片功能验证，形式验证和测试模式仿真
协助原型造就实验室
电子设计工程师
职位描述：
个人将确定和设计下一代网络设备。
职责包括：
系统和板级规格
原理图捕获和电路板布局
FPGA设计使用Verilog HDL语言
设计和分析高速电路的信号完整性，以满足需求
系统级实现了在实验室中
嵌入式软件工程师
职位描述：
设计和开发组件和系统级诊断软件/固件系统，电路板， FPGA和ASIC设计验证和确认的工程设计和制造;
密切配合汉王设计，软件开发和生产队伍，以支持系统bringup ，故障分析和制造工艺，促进团队协作;
参加嵌入式软件，设备驱动程序和/或核心的发展;
可扩展的软件设计的多处理器，多进程和多线程系统的C和C + +环境;
作者诊断功能，提供规范的执行准则，以实现最高水平的测试覆盖与故障隔离在组件级别;
发起非正式的审查意见和技术目标的内部和各职能小组;
软件测试
职位描述：
确定详细的测试战略的一个新产品或释放;
接口与开发，市场营销，客户和合作伙伴，了解产品的部署情况和使用情况;
设计与文件功能，整合的压力，性能和解决方案的测试;
执行测试，记录问题的报告，复制的问题，并验证补丁;
紧密合作开发和客户支持团队娱乐和决议的客户报告的问题;
自动化和执行功能，集成，性能和解决方案的测试;
参加测试逃跑分析和完善的测试过程和/或回归测试套件;
促进和审查工程设计和最终用户的文件，产品需求，功能规格，测试计划，产品说明书，故障排除指南，配置指南，命令参考，并发行说明;
参加跨功能测试工作。
应用软件开发
职位描述：
参加专题讨论，并有助于设计创新的想法和解决办法。与跨职能小组，如市场营销，技术支持和文件组相关的任务。
固体了解分布式系统和网络的原则，再加上工作的相关学科知识，例如，计算机安全，算法，数据库和操作系统;
有助于小子系统体系结构设计和书写功能规格;
收件和/或提供投入部分的设计规格;
自主开发的软件代码每设计规范;
收件主要部分的单位，整合及回归测试计划;
调试问题的范围在温和水平子系统;
执行复杂的子系统级单位，整合和开发试验;
找出并解决问题的核查中发现的内部测试的客户服务网站。
NMTG卜特别需要：
熟练的编程语言使用的Java /摆动/ awt ， JSP技术， servlete ，快闪记忆体，的C / C + + ，上海，的Perl ， Java脚本...
了解一些J2EE架构。
如SQL数据库的知识经验， MySQL和甲骨文。
了解网络/通信像路由协议，路由协议
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时间：2022-04-12 13:44
要求：
学士学位，在CS / CE认证/电擦除或同等学历
2-3年的行业经验。
不仅自我激励，但也是一个很好的团队合作精神与良好的人际交往技能（普通话和英语） 。
解决冲突，掌握沟通技巧和出色的人的技能。
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出色的口头和书面交流
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议定书经验TCP / IP协议，的DNS ， DHCP ，则SNMP的网络管理软件是一个加号。经验，检测设备，如Pagent ， SmartBits ，和/或Ixia公司也是一个加。
责任：
制定测试计划/测试案例。
进行手动测试。
脚本（利用TCL和苯丙胺类兴奋剂/ AutoEasy ） 。
故障排除和修复实验室成立。
教育背景推荐：
这一立场要求学士学位，在CS / CE认证/电擦除或同等学历和2-3年的行业经验。
职位描述：
职位描述：
CRDC电缆DevTest团队寻求软件/质量工程师设计和开发车辆，验证功能和质量，思科的CMTS根据客户样的环境。理想的候选人应具有广泛的实践经验，熟悉网络/网络协议，并了解基本的测试方法。
软件/质量工程师将负责制定测试计划/测试案例，进行手动测试，和脚本（利用TCL和苯丙胺类兴奋剂/ AutoEasy ）的有线电缆调制解调器终端系统的功能。软件/质量工程师也应该能够排除故障和修复实验室成立。
这一立场要求学士学位，在CS / CE认证/电擦除或同等学历和2-3年的行业经验。不仅是个人的自我动机，但也是一个很好的球员有良好人际沟通技巧（普通话和英语） 。产品经验的CMTS ， DOCSIS的，的PacketCable ，广管局投诉;议定书经验TCP / IP协议，的DNS ， DHCP ，则SNMP的网络管理软件是一个加号。经验，检测设备，如Pagent ， SmartBits ，思博伦测试中心和/或Ixia公司也是一个加。
通常需要学士学位/政务司*结合2-4 +年相关经验，或理学硕士学位/政务司*加上1-2年的相关经验。
所需技能：
知识Verilog或VHDL ，脚本和编程语言（ Perl中， TCL集团， C和C + + ）和HDL设计工具。
理解的ASIC方法和流程。
强大的背景，逻辑设计。
良好的书面和口头沟通，团队和人的技能。
自我动机，愿意学习的工作。
职位要求：
通常需要学士学位/政务司*结合2-4 +年相关经验，或理学硕士学位/政务司*加上1-2年的相关经验。
所需技能：
知识Verilog或VHDL ，脚本和编程语言（ Perl中， TCL集团， C和C + + ）和HDL设计工具。
理解的ASIC方法和流程。
强大的背景，逻辑设计。
良好的书面和口头沟通，团队和人的技能。
自我动机，愿意学习的工作。
职位描述：
职责包括：
详细设计规范和测试计划的发展。
RTL级逻辑设计，合成和时序收敛。
模块级和全芯片验证，形式验证和等价性检验。
协助原型实现和验证实验室。
逻辑设计和验证工程师
职位描述：
参与设计和验证复杂的，高性能和高集成ASIC和FPGA中使用思科网络设备。
职责包括：
硬件逻辑设计采用Verilog HDL语言，合成门和时序收敛，以满足性能要求
执行逻辑设计的试验，以提高质量和可靠性设计，再加上加强在系统测试和调试的能力
模块和完整芯片功能验证，形式验证和测试模式仿真
协助原型将在实验室
电子设计工程师
职位描述：
个人将确定和设计下一代网络设备。
职责包括：
系统和板级规格
原理图捕获和电路板布局
FPGA设计使用Verilog HDL语言
设计和分析高速电路的信号完整性，以满足需求
系统级实现了在实验室中
嵌入式软件工程师
职位描述：
设计和开发组件和系统级诊断软件/固件系统，电路板， FPGA和ASIC设计验证和确认的工程设计和制造;
密切配合汉王设计，软件开发和生产队伍，以支持系统bringup ，故障分析和制造工艺，促进团队协作;
参加嵌入式软件，设备驱动程序和/或核心的发展;
可扩展的软件设计的多处理器，多进程和多线程系统的C和C + +环境;
作者诊断功能，提供规范的执行准则，以实现最高水平的测试覆盖与故障隔离在组件级别;
发起非正式的审查意见和技术目标的内部和各职能小组;
软件测试
职位描述：
确定详细的测试战略的一个新产品或释放;
接口与开发，市场营销，客户和合作伙伴，了解产品的部署情况和使用情况;
设计与文件功能，整合的压力，性能和解决方案的测试;
执行测试，记录问题的报告，复制的问题，并验证补丁;
紧密合作开发和客户支持团队娱乐和决议的客户报告的问题;
自动化和执行功能，集成，性能和解决方案的测试;
参加测试逃跑分析和完善的测试过程和/或回归测试套件;
促进和审查工程设计和最终用户的文件，产品需求，功能规格，测试计划，产品说明书，故障排除指南，配置指南，命令参考，并发行说明;
参加跨功能测试工作。
应用软件开发
职位描述：
参加专题讨论，并有助于设计创新的想法和解决办法。与跨职能小组，如市场营销，技术支持和文件组相关的任务。
固体了解分布式系统和网络的原则，再加上工作的相关学科知识，例如，计算机安全，算法，数据库和操作系统;
有助于小子系统体系结构设计和书写功能规格;
收件和/或提供投入部分的设计规格;
自主开发的软件代码每设计规范;
收件主要部分的单位，整合及回归测试计划;
调试问题的范围在温和水平子系统;
执行复杂的子系统级单位，整合和开发试验;
找出并解决问题的核查中发现的内部测试的客户服务网站。
NMTG卜特别需要：
熟练的编程语言使用的Java /摆动/ awt ， JSP技术， servlete ，快闪记忆体，的C / C + + ，上海，的Perl ， Java脚本...
了解一些J2EE架构。
如SQL数据库的知识经验， MySQL和甲骨文。
了解网络/通信像路由协议，路由协议， TCP / IP协议
参考资料：google
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时间：2022-04-12 15:35
MSEE是电子工程硕士
Typically requires BSEE/CS combined with 2-4+ yrs related experience, or MSEE/CS combined with 1-2 years of related experience. 亟需拥有电机工程学士学位/计算机科学学位，以及2-4年以上相关工作经验人员，或持有电子工程硕士学位并有1-2年工作经验者
Skills Required: 所需技能
• Knowledge of Verilog or VHDL, scripting and programming languages (Perl, TCL, C and C++) and HDL design tools. 懂得Verilog或者VHDL，脚本和编程语言(如Perl, TCL, C and C++)以及HDL设计工具。
• Understanding in ASIC methodologies and flows. 懂得ASIC 结构化方法和流量
• Strong background in logic design. 逻辑设计能力强
• Excellent written and verbal communications, team and people skills. 笔头口头交流能力强，有团队意识，善于与人相处
• Self motivated and willing to learn on the job.工作积极性强，乐于在工作中学习
职位描述：
Responsibilities include: 职责包括
• Detail design spec and test plan development. 设计规格细节，研发测试方案
• RTL logic design, synthesis and timing closure. RTL逻辑设计，Synthesis数据库和时序收敛平台
• Mole level and full chip verification, formal verification and equivalence checking. 模块级和全芯片验证，形式化验证和等价性检验方法
• Assist in prototype bring up and verification in the lab.协助在实验室中调通原形以及验证。
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时间：2022-04-12 17:43
后面一句有细节不理解，另请高明吧。。大体就是这个意思了。。
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时间：2022-04-12 20:08
所需技能：
Verilog或VHDL的知识 ，脚本和编程语言（ Perl， TCL， C和C + + ）和HDL设计工具。
（Verilog或VHDL各指电路设计语言，prel指的是一中计算机图形接口的脚本语言，tcl也是一种脚本语言，用途不太懂呵呵，c和c++就不说了把，编程语言，hdl硬件描述语言）
了解ASIC工艺和流程。
（ASIC指的是应用型专用集成电路吧）
有很好逻辑设计背景。
优秀的书面和口头沟通，团队和人际交流能力。
自主和自愿在工作上学习
职位描述：
职责包括：
详细设计规范和测试计划开发。
RTL逻辑设计、综合和时序闭合。
(rtl指的是电阻晶体管逻辑)
模块级和整芯片验证，正式检验和等效检查。
协助实验室中原型提出和检验。
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时间：2022-04-12 22:49
你把难题都给我们了……
把你不会的再拿出来吧
否则
没人会回答的……力不从心了
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时间：2022-04-13 01:47
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时间：2022-04-13 05:02
职位要求：
要求：
学士学位，在CS / CE认证/电擦除或同等学历
2-3年的行业经验。
不仅自我激励，但也是一个很好的团队合作精神与良好的人际交往技能（普通话和英语） 。
解决冲突，掌握沟通技巧和出色的人的技能。
能力，分析，使用和配置中小型网络。
工程问题的不同范围，需要在分析评价识别因素。
出色的口头和书面交流
产品经验的CMTS ， DOCSIS的，的PacketCable ，广管局投诉。
议定书经验TCP / IP协议，的DNS ， DHCP ，则SNMP的网络管理软件是一个加号。经验，检测设备，如Pagent ， SmartBits ，和/或Ixia公司也是一个加。
责任：
制定测试计划/测试案例。
进行手动测试。
脚本（利用TCL和苯丙胺类兴奋剂/ AutoEasy ） 。
故障排除和修复实验室成立。
教育背景推荐：
这一立场要求学士学位，在CS / CE认证/电擦除或同等学历和2-3年的行业经验。
职位描述：
职位描述：
CRDC电缆DevTest团队寻求软件/质量工程师设计和开发车辆，验证功能和质量，思科的CMTS根据客户样的环境。理想的候选人应具有广泛的实践经验，熟悉网络/网络协议，并了解基本的测试方法。
软件/质量工程师将负责制定测试计划/测试案例，进行手动测试，和脚本（利用TCL和苯丙胺类兴奋剂/ AutoEasy ）的有线电缆调制解调器终端系统的功能。软件/质量工程师也应该能够排除故障和修复实验室成立。
这一立场要求学士学位，在CS / CE认证/电擦除或同等学历和2-3年的行业经验。不仅是个人的自我动机，但也是一个很好的球员有良好人际沟通技巧（普通话和英语） 。产品经验的CMTS ， DOCSIS的，的PacketCable ，广管局投诉;议定书经验TCP / IP协议，的DNS ， DHCP ，则SNMP的网络管理软件是一个加号。经验，检测设备，如Pagent ， SmartBits ，思博伦测试中心和/或Ixia公司也是一个加。
通常需要学士学位/政务司*结合2-4 +年相关经验，或理学硕士学位/政务司*加上1-2年的相关经验。
所需技能：
知识Verilog或VHDL ，脚本和编程语言（ Perl中， TCL集团， C和C + + ）和HDL设计工具。
理解的ASIC方法和流程。
强大的背景，逻辑设计。
良好的书面和口头沟通，团队和人的技能。
自我动机，愿意学习的工作。
职位要求：
通常需要学士学位/政务司*结合2-4 +年相关经验，或理学硕士学位/政务司*加上1-2年的相关经验。
所需技能：
知识Verilog或VHDL ，脚本和编程语言（ Perl中， TCL集团， C和C + + ）和HDL设计工具。
理解的ASIC方法和流程。
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自我动机，愿意学习的工作。
职位描述：
职责包括：
详细设计规范和测试计划的发展。
RTL级逻辑设计，合成和时序收敛。
模块级和全芯片验证，形式验证和等价性检验。
协助原型实现和验证实验室。
逻辑设计和验证工程师
职位描述：
参与设计和验证复杂的，高性能和高集成ASIC和FPGA中使用思科网络设备。
职责包括：
硬件逻辑设计采用Verilog HDL语言，合成门和时序收敛，以满足性能要求
执行逻辑设计的试验，以提高质量和可靠性设计，再加上加强在系统测试和调试的能力
模块和完整芯片功能验证，形式验证和测试模式仿真
协助原型将在实验室
电子设计工程师
职位描述：
个人将确定和设计下一代网络设备。
职责包括：
系统和板级规格
原理图捕获和电路板布局
FPGA设计使用Verilog HDL语言
设计和分析高速电路的信号完整性，以满足需求
系统级实现了在实验室中
嵌入式软件工程师
职位描述：
设计和开发组件和系统级诊断软件/固件系统，电路板， FPGA和ASIC设计验证和确认的工程设计和制造;
密切配合汉王设计，软件开发和生产队伍，以支持系统bringup ，故障分析和制造工艺，促进团队协作;
参加嵌入式软件，设备驱动程序和/或核心的发展;
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软件测试
职位描述：
确定详细的测试战略的一个新产品或释放;
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设计与文件功能，整合的压力，性能和解决方案的测试;
执行测试，记录问题的报告，复制的问题，并验证补丁;
紧密合作开发和客户支持团队娱乐和决议的客户报告的问题;
自动化和执行功能，集成，性能和解决方案的测试;
参加测试逃跑分析和完善的测试过程和/或回归测试套件;
促进和审查工程设计和最终用户的文件，产品需求，功能规格，测试计划，产品说明书，故障排除指南，配置指南，命令参考，并发行说明;
参加跨功能测试工作。
应用软件开发
职位描述：
参加专题讨论，并有助于设计创新的想法和解决办法。与跨职能小组，如市场营销，技术支持和文件组相关的任务。
固体了解分布式系统和网络的原则，再加上工作的相关学科知识，例如，计算机安全，算法，数据库和操作系统;
有助于小子系统体系结构设计和书写功能规格;
收件和/或提供投入部分的设计规格;
自主开发的软件代码每设计规范;
收件主要部分的单位，整合及回归测试计划;
调试问题的范围在温和水平子系统;
执行复杂的子系统级单位，整合和开发试验;
找出并解决问题的核查中发现的内部测试的客户服务网站。
NMTG卜特别需要：
熟练的编程语言使用的Java /摆动/ awt ， JSP技术， servlete ，快闪记忆体，的C / C + + ，上海，的Perl ， Java脚本...
了解一些J2EE架构。
如SQL数据库的知识经验， MySQL和甲骨文。
了解网络/通信像路由协议，路由协议， TCP / IP协议
