用verilog语言描述一个简单的二进制计数器,谢谢!!
发布网友
发布时间：2023-09-23 14:16
共2个回答
热心网友
时间：2024-11-05 21:06
#(parameter N=8)
(
// global clock and asyn reset
input clk,
input rst_n,
// counter interface
output max_tick,
output [N-1:0] q
);
// signal declaration
reg [N-1:0] r_reg;
wire [N-1:0] r_next;
// body
// register
always@(posedge clk, negedge rst_n)
if(!rst_n)
r_reg <= 0; // {N{1'b0}}
else
r_reg <= r_next;
// next-state logic
assign r_next = r_reg + 1'b1;
//output logic
assign q = r_reg;
assign max_tick = (r_reg == 2**N-1) ? 1'b1 : 1'b0;
// r_reg == {N{1'b1}}
endmole
http://www.cnblogs.com/yuphone
热心网友
时间：2024-11-05 21:06
