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verilog顶层名和例化名一样会有什么问题吗?
发布网友
发布时间:2022-04-24 18:04
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热心网友
时间:2022-05-05 08:07
这个设计是会有问题的,verilog编译可能可以通过,但是elab的时候,需要给顶层找到内部的模块,工具就会报错mole add实例化自己。
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