VHDL语言的问题

发布网友发布时间：2022-04-24 12:16

共3个回答

热心网友时间：2023-10-12 13:25

理论上两种写法都可以但是几乎都用downto 大家都比较习惯高位在左的写法
不同的写法影响赋值语句和属性 x(1 downto 0) <= "10";和x(0 to 1) <= "01"是一样的
'left得到左边那个值不管你用downto还是to
'high得到大的那个值即msb
'range就是声明的那个范围(7 downto 0) 'reverse_range则是(0 to 7)
这样赋值的结果就是x(7 downto 0) <= "11111111"; x(15 downto 8) <= "00000000"; 即x"00ff"

x表示十六进制 x"10",对应的二进制码为: "00010000"
打字不易，如满意，望采纳。

热心网友时间：2023-10-12 13:26

你的第一个设计实体有16个std_logic类型的输出信号，但第二个设计实体只有6个std_logic类型的输入信号，它们之间是如何衔接的？你的顶层描述在何处？