发布网友 发布时间:2023-07-04 07:49
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热心网友 时间:2023-10-08 19:28
在实际项目应用中,由于系统的复杂,在某些需求中,需要实现动态时钟输入,或者输出,以实现不同的时序电路,完成特定的功能。对于多时钟的输入,当波动超过了一定范围,与之对应的PLL将无法重新锁定时钟,其输出时钟频率将变为不确定的值;同时过去FPGA内部PLL上电完成配置,只能输出固定频率的时钟,无法在上电后在此配置改变(而使用多个PLL也只能局限于几个频率,况且浪费资源)。这些*,让我们在多时钟设计中不免觉得*为力