如何防止ISE综合时信号不被优化掉2

发布网友发布时间：2023-11-05 12:32

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热心网友时间：2024-12-14 14:44

或者选择soft（在综合时保持层次，在实现时有利用ISE软件自动进行优化），这样有利于你从模块中找到你想抓取的信号和信号名不被更改。
2.在Constraints
的问题。其实ISE的工程设置有“keep_hierarchy”。在程序里面，也可以通过添加一些语句。如果是Verilog：
Place the Verilog constraint
immediately before the mole or instantiation.
Specify the Verilog constraint asfollows:
(* KEEP = “{TRUE|FALSE |SOFT}” *)
假如我们要观察的一个信号cnt：reg[10:0]cnt;，那么就按照
文档中的介绍，要保持此信号不被综合，则：(* KEEP =“TRUE” *)reg[10:0]cnt ，或者(*keep=“true” *)reg[10:0]cnt
这样就可以实现ChipScope的观察而不被优化掉了。类似的VHDL：
Declare the VHDL constraint asfollows:
attribute keep : string;