verilog里面always 与reg分别代表什么意思，有什么功用？为什么只对输出用reg，对输入不用？

发布网友发布时间：2022-05-01 01:21

共2个回答

热心网友时间：2023-10-08 23:46

首先搞清楚，verilog不是用来编程的软件语言，不要老想着与C/C++对比。
其二，verilog是用来描述硬件的，也就是说你要做什么硬件，先要在脑筋里想好，做到胸有成竹以后，再用verilog描述出来。

有了以上概念，再来可以告诉你答案，你比较容易接受：
always是用来描述电平触发的组合逻辑电路或锁存器，还可以用来描述边沿触发的时序逻辑电路。
reg本来是用来描述寄存器输出的，但实际上与verilog本身的语法有关，这一点个人感觉verilog的语法并不严谨，至少让初学者无所适从。这个语法是：只要是always块内部的变量输出，都用reg型。但正如上面所说的，always块并不总是时序逻辑，有时是组合逻辑，所以reg型变量有时候可能实际上是线网。

由于输入信号是由模块外部决定的，与外部模块是通过线连接的，所以用wire，不用reg。

热心网友时间：2023-10-08 23:46

在always块中，如果要对某个端口赋值。需要把这个端口定义为reg格式。因为被赋值，所以为输出口。