VHDL小错误：expecting an identifier, or "constant", or "file", or "signal", or "variable"

发布网友发布时间：2022-04-30 19:51

共3个回答

热心网友时间：2023-10-09 21:36

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_signed.all;

entity compare is
port(
a: in unsigned(3 downto 0);
b: out unsigned(3 downto 0)
);
end compare;

architecture behavioral of compare is
begin
b <= a;
end behavioral;
写程序要认真地，自己看看变化了什么

热心网友时间：2023-10-09 21:37

b: out unsigned(3 downto 0);
这行最后的分号去掉就对了

热心网友时间：2023-10-09 21:37

你对buffer端口的理解不足。buffer和in、out一样是一种端口类型，而不是数据类型。buffer端口的特点是输出且允许回读。

你定义b的时候写的是out buffer，这是不对的，正确的定义语句为：
b : buffer std_logic;

另外，结构体（architecture）也有begin和end的，你的程序还少了个begin
——Medied.Lee

VHDL小错误：expecting an identifier, or &quot;constant&quot;, or &quot;file&quot;, or &quot;signal&quot;, or &quot;variable&quot;

VHDL小错误：expecting an identifier, or "constant", or "file", or "signal", or "variable"