[转]Verilog和VHDL学哪个好

发布网友发布时间：2024-07-07 05:05

共1个回答

热心网友时间：2024-07-12 23:55

比如你用Verilog写代码，别人用VHDL写的代码你能看懂就行了。2.关于器件当初在学校的时候不知道为什么对Xilinx鬼迷心窍，对Altera有点反感，有关Altera的资料一般都不看，实际工作后，才知道一般公司Xilinx、Altera、Lattice的产品都会用，主要取决项目要实现的功能，成本等等。所以，对于入门者来说，一般精通1家公司的产品，对其他几家公司的产品了解熟悉一下就可以了，等到工作中用得到的时候不至于从头开始学，其实几家公司的产品都差不多的，没什么本质的区别，区别只是公司提供的技术支持、参考设计是否完善，个人感觉Xilinx的参考设计还是比较完善的。3. 关于参考书其实参考书不在多，在于精，由于我个人主要使用Verilog，在此推荐几本。1. Verilog数字系统设计教程，夏宇闻，北航出版社2. 设计与验证-VerilogHD，EDA先锋工作室，人民邮电出版社3. FPGA/CPLD设计工具 Xilinx ISE使用祥解，EDA先锋工作室，人民邮电出版社4. Altera FPGA-CPLD设计(基础篇) EDA先锋工作室，人民邮电出版社4. 关于开发板对于刚入门的人来说，拥有1块开发板可以起到事半功倍的效果。当初在学校学习的时候，考虑买开发板的时候，追求FPGA的逻辑门比较多，其实这是没有必要的，我在学校的时候买了一块Spartan-3的40万门开发板，对于入门者来说根本就用不了这么大的芯片，20万门甚至5万门的已经足够了。当然开发板上的其他资源要尽量丰富。5 参考设计

Verilog HDL选择VHDL还是verilog HDL?

对于初学者来说，选择学习Verilog HDL还是VHDL常常是一个困惑的问题。实际上，这两种语言在描述数字电路的能力上相差无几。一旦掌握了其中一种，通过短期的额外学习，你就能快速掌握另一种。决定选择哪种语言，主要依赖于你所处的环境，跟随周围专业人士的常用工具会更容易你的后续学习和交流。如果你在集成...

新版APQP与CP培训

新版APQP与CP培训对于上海闳怀信息科技有限公司的员工至关重要。此次培训旨在帮助员工深入理解新版APQP（产品质量先期策划）和CP（控制计划）的核心内容和变化点，确保我们的产品开发过程能够精准满足客户需求，同时提升产品质量和生产效率。通过培训，员工将掌握新版APQP和CP的实用技能，为公司的发展贡献更多价值。上海闳怀信息科技有限公司是一家致力于企业管理软件需求开发、设计、服务的公司，可为客户提供"策划、实施、检查、改进"等一系列管理软件。公司在与客户共同成长中形成了自身的愿景、使命和价值观。自主研发的简单、智能、高效、防错的龙智捷系...

verilog和vhdl语言谁更容易学习

我个人用的是VHDL语言，相比Verilog来说VHDL严谨一些，而Verilog的语言模式很像C语言，比较灵活。从设计的角度来看，Verilog经常用来设计从小到规模的集成电路的设计，而VHDL偏向于中规模到超大规模的集成电路的设计。目前国内的使用程度来看，沿海地区的开发多用Verilog语言，当然使用VHDL的也不在少数。从标准...

vhdl与verilog学那种比较好?

对于学习过C语言的童鞋来说，verilog比较容易上手，基本的语法和思想差不多，而且使用verilog的开放源代码也会比VHDL的多。本人觉得verilog作为入门还是比较合适的。

vhdl和verilog 学那种更有前途

两种工具而已，VHDL在欧洲用的多，verilog在美国用的多。另外，国内用VHDL的多一些，因为很多例程都是VHDL的

verilog普及率比较高,有必要学VHDL吗?两者的区别是什么

VHDL 源于军方的ADA编程，而verilog则源于我们熟悉的C语言。所以，学verilog入门较快，快的话几天就可以掌握全部语法。当然只是理解和懂得，灵活的运用还要依靠大量的实践。而相对来说VHDL入门则比较难。关于两者的好坏，谁也所不清。有人说用VHDL才是技术所在，因为其具有ada编程模式，而ada又广泛应用在...

Verilog HDL和VHDL的区别是什么?

Verilog 更大的一个优势是：它非常容易掌握，只要有 C 语言的编程基础，通过比较短的时间，经过一些实际的操作，可以在 2 ～ 3 个月内掌握这种设计技术。而 VHDL 设计相对要难一点，这个是因为 VHDL 不是很直观，需要有 Ada 编程基础，一般认为至少要半年以上的专业培训才能掌握。 \x0d\x0a\x0d...

[转]Verilog和VHDL学哪个好

Verilog HDL 与VHDL的区别

语法有区别，Verilog易学一点

想学verilog或vhdl,哪个好些呢?

应该学verilog...目前应用更广，而且以后SystemVerilog也是这条路走下去的，VHDL现在基本上只是因为历史原因在留用了...

请问VHDL 和 Verilog 学哪个好?

又是这个问题你好我的回答是看你的工作性质一般来说 VHDL 是通用硬件描述语言适合做控制数据采集等描述 verilog是专业硬件开发者开发的语言适合专业集成电路所以看你的工作而定其实学精通一种在工作中就绰绰有余了

转本和接本的哪个好转专业后学分怎么转换学时与学分怎么转换转学分留学转转好卖分是怎么来的转转好卖分有什么用自动转存好还是不转存转转怎么才能有好卖分学分转换