ic后端学习
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发布时间：2024-05-01 13:14
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时间：2024-09-04 12:47
在IC后端训练营中，学员在完成powerplan后进行Calibre DRC检查，发现了一系列的违规报告，引发了一些困惑。这节课我们将详细分析这些DRC Violation，以便更好地理解和处理。
NW.S* DRC Violation
这类问题源于设计中nwell区域的不连续，即缺少filler cell。如学员在低功耗四核A7 Top Flatten设计中，记忆通道的Nwell未完全填充，经排查是由于在chipfinish阶段操作失误。
PO.W.20 DRC Violation
这类DRC通常涉及base layer，是由于filler缺失或填充不足导致。它们会在整个设计中高亮显示，可能是cell重叠或filler问题。
VIA4.EN.12
这类DRC出现在memory区域，尤其是M4 pg pin位置，由enclosure包边问题引起。M4金属走线靠近pin时，可能导致DRC Violation。解决方案是检查并替换不符合距离要求的孔，社区提供了自动修复脚本。
OD.S.14
OD.S.14 DRC Violation可能由于filler或mmy缺失，以及宏单元间的间距过大引起。实际项目中，工具会在空白区域自动插入mmy，因此这类DRC可能是假象。建议在宏观单元间预留适当间距，并考虑使用soft blockage。
总结，学员在遇到TSMC 28nm和12nm的DRC Violation时，应学会分析违规原因，如检查填充、边界定义和间距设置，并利用社区提供的工具进行修复。通过复盘这些案例，学员可以提升后端设计和验证的技能。
