学习Verilog HDL语言过程中关于三种常用赋值语句的困惑!

发布网友发布时间：2022-04-13 12:02

共5个回答

热心网友时间：2022-04-13 13:31

assign 只能给wire类型的变量赋值，而且它只能用来实现组合逻辑，它的赋值必须用=号。assign赋值语句不能放在alway里面。

对一个变量赋值，如果在always外面，只能用“assign wire_name = ……”或者parameter的格式。如果在always里面，有两种情况。
（1）如果多个变量被赋值的时候，是需要同时的，那么就用<=
(2) 如果多个变量被赋值的时候，需要有先后次序，那么就用=

通俗来讲，就像是3个人到ATM取钱的时候，（1）是有3台ATM，这三个人同时开始，同时取完；（2）是这3个人排队一个一个取。
但是对rtl仿真来讲，可以认为（1）和（2）的执行是“瞬间”完成的，即它们计算的时间为0.

热心网友时间：2022-04-13 14:49

1、=左边是wire类型，可在定义时用“assign”连续赋值语句；
例如：
wire[7:0] a;
input[7:0] c,d;
assign a=c+d;
则在后面的程序中要用到c+d的值就可以直接用a来表示了
这对模块间的互联非常有用

“=”阻塞赋值语句，相当于串行语句，即所有该类在所在模块内按顺序执行
“<=”非阻塞赋值语句，相当于并行语句，当该语句所在模块结束时，所有带“<=”的语句同时执行。

例如：
if（ena）
begin
a<=c;
a=b;
c=d;
end
若执行前，a=0,b=1,c=1,d=0,
则可以这样理解执行顺序和结果：先执行a=b,得到a=0,再执行c=d，得到c=0;
当该条件语句执行完时，得到a==c==0的执行结果

热心网友时间：2022-04-13 16:24

Verilog HDL 中赋值语句分“assign”连续赋值语句和过程赋值语句（阻塞赋值语句和非阻塞赋值语句在）。
连续赋值操作取决于表达式右侧变量是否变化，只要右侧变化，就会进行赋值操作；主要用于端口变量的赋值，也可用在组合逻辑的行为描述中。
阻塞赋值语句将阻塞进程，直到该赋值事件执行完才执行下一条语句；这种语句只能满足数据的一般传送。
非阻塞赋值语句直到整个块的操作完成才一次完成赋值操作。这是一种并行机制，能够实现自动跟踪赋值。如时序逻辑电路中。

热心网友时间：2022-04-13 18:15

请注意 verilog是硬件语言，你在写代码的时候要非常知道你写的将会变成什么东西，而不是软件的思维

assign 是给组合逻辑赋值
= 组合逻辑使用
<= 时序逻辑使用也就是寄存器

热心网友时间：2022-04-13 20:23

多看看书吧，你这个问题回答者很累人，呵呵，这方面的书很多的

verilog hdl的for语句问题

我想说的是i,size应该是打错了，应该是在打“<”符号忘按Shift键了，因为"，"和“<”都是同一个键，并且for语句中也不能这这样写","除非是赋初值。顺便说下如果你for语句后加了那个分号的话，循环体是个空语句而不是bin[i]=^(gray>>1)不加“；”并且按“<”来说的话，循环体bin[i] ...

Verilog HDL中连续赋值和过程赋值的区别是什么?

连续赋值等号右边操作数发生变化就需要执行（上电便一直执行），可简单的认为并列执行；而过程赋值语句，在initial块中，过程性赋值只顺序执行一次，而在always块中，每一次满足always的条件时，都要顺序执行一次该always块中的语句，可简单的认为过程赋值是按顺序执行的。

verilog 关于阻塞与非阻塞赋值同时使用时的问题

阻塞赋值更像是顺序执行，而非阻塞赋值更符合并行执行。比如always块中有：y = a ;y = y + b;那么这两句和y = a + b;效果是一样的。就是说阻塞赋值中，a的值要赋值给y以后，才会执行下一条y+b, 而非阻塞赋值就不是这样，前一句和后一句同时执行，不会影响下一句。PS:研究阻塞赋值和非...

在verilog HDL语言中的阻塞赋值和非阻塞赋值究竟有什么不同?同一变量...

在always语句块中，verilog语言支持两种类型的赋值：阻塞赋值和非阻塞赋值。阻塞赋值使用“=”语句；非阻塞赋值使用“<=”语句。注意，千万不要将这两种赋值方法与assign赋值语句混淆起来，assign赋值语句根本不允许出现在always语句块中。位于begin/end块内的多条阻塞赋值语句是串行执行的，这一点同标准的程...

verilog hdl定义一个内存reg[7:0] mem[10:0] 对于其中的一个内存单元...

不能，如果仅仅是用于仿真，两个always块里同时赋值同一个reg参数，仿真器可能不会报error。但是在硬件实现上会产生冲突，综合器是肯定会报错。所以基于可综合风格的要求，一个reg变量只能在一个always块里被赋值。

请教verilog的语句解析。assign a= (b=1)?(c && d) ? 1'b1:1'b0:1...

当b=0的时候a的值为0，当b=1时，a的值取决于c，d的值，当c=1，d=1时a的值等于1，当c=1，d=0或者c=0，d=1或者c=0，d=0时a的值为0。首先会判断b的值是否等于1，等于0，则直接对a进行赋值为0，如果b的值为1，那么会执行(c && d) ? 1'b1:1'b0，然后根据c&&d的结果判断...

Verilog语法速成(三)

在Verilog HDL中，运算符优先级由上至下依次递减。有13.11节详细介绍了运算符的优先级规则，确保代码的执行顺序符合预期。13.12节讨论了赋值语句和块语句，具体分为赋值语句、连续赋值语句、过程赋值语句和块语句。非阻塞式赋值语句（如：b<=a;）在块执行结束后完成赋值，b的值在赋值操作后保持不变，...

Verilog常用语法简介

数据类型在Verilog中有4种逻辑状态，包括常见的wire、reg、常量、参数、向量等。其中，常量有3种类型，参数用于定义符号常量。运算符与C/C++类似，逻辑非只改变逻辑状态，按位取反则保持位数不变。逻辑功能部分是模块的核心，通过过程语句、块语句、赋值语句（持续和过程），以及条件语句（casez和casex）来...

verilog HDL中wire和reg的区别

reg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应。两者的区别是：寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动。wire使用在连续赋值语句中，而reg使用在过程赋值语句（initial ，always）中。wire若无驱动器连接，其...

在verilog hdl 语言中 <=表示什么??比如q<=4'h0怎么解释

一般是上升沿，<=就表示非阻塞赋值，如果使用=那代表阻塞赋值，使用阻塞方式对一个变量进行赋值时，此变量的值在在赋值语句执行完后就立即改变。使用非阻塞赋值方式进行赋值时，各个赋值语句同步执行；因此，通常在一个时钟沿对临时变量进行赋值，而在另一个时钟沿对其进行采样。