急求:Verilog HDL的8位或者16位计数器13

发布网友发布时间：2024-03-01 01:35

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热心网友时间：2024-03-23 14:30

module counter_8(out,clk,rst);
input clk,rst;
output[7:0] out;

reg[7:0] out;

always @ (posedge clk )
begin
if(!rst)
begin
out<=8'b00000000;
end
else
out<=out+1;
end

endmodule

以上是8位计数器，16位计数器相同道理

然后再加上个显示电路

module dis(in,out);
intpu[7:0] in;
output[7:0] out;

reg[7:0] out;

always @ (in)
begin
case (in)
8'b0: out<=11111101;
8'b1:out<=10011111;
...
...
endcase
end
endmodule

有 MODESIM 自己做个方阵结果就行了，很简单的，，，

剩下的自己做。。。

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