在线等~verilog 中,output a,为什么后面还要写reg a ??

发布网友发布时间：2023-05-22 00:55

共1个回答

热心网友时间：2024-12-02 10:00

reg是寄存器型变量的意思。一般在用时序逻辑编程时定义。而output代表此变量为输出。实际上两者并没有直接联系，但是如果这个变量既是时序逻辑（寄存器型）变量又要求输出，就既需要output，也需要reg。注﹑一般always@语句中赋值的变量都要声明为reg型。欢迎追问~追问问下，always @（*），括号中的 * 代表什么？后面一定跟case和endcase，表示 * 的内容吗？？

追答括号中的内容是整个always@的语句被触发的条件。例如：
always @（posedge clk or negedge reset）
begin
AAA...
end
那么，AAA语句被执行的条件就是在clk的上升沿或者reset的下降沿。这就是常用的边沿触发编程方式。
至于你说的case和endcase语句，一般用于基于这种边沿触发方式的状态机中，case用来对状态进行判断。