如何用74LS74双D触发器设计一个八进制加法计数器
发布网友
发布时间：2022-04-22 19:48
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热心网友
时间：2023-08-19 07:56
要有原理图
快点还有分加
xiaomianji
|
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发布于2013-11-17
14:49
#荒漠探险-答题闯关
好礼连连#
最佳答案
应该是
利用d触发器构成计数器
数字电路实验设计：d触发器组成的4位异步二进制加法计数器
2009-12-14
19:09
一、选用芯片74ls74，管脚图如下：
说明：74ls74是上升沿触发的双d触发器,
d触发器的特性方程为
二、设计方案：
用触发器组成计数器。触发器具有0
和1两种状态，因此用一个触发器就可以表示一位二进制数。如果把n个触发器串起来，就可以表示n位二进制数。对于十进制计数器，它的10
个数码要求有
10
个状态，要用4位二进制数来构成。下图是由d触发器组成的4位异步二进制加法计数器。
三、实验台：
四、布线：
1、将芯片（1）的引脚4、10连到一起，
2、将芯片（2）的引脚4、10连到一起，
3、将芯片（1）的引脚10和芯片（2）的引脚10连到一起，
4、将芯片（1）的引脚10连到+5v；
5、将芯片（1）的引脚1、13连到一起，
6、将芯片（2）的引脚1、13连到一起，
7、将芯片（1）的引脚13和芯片（2）的引脚13连到一起，
8、将芯片（1）的引脚13连到+5v；
9、将芯片（1）的引脚3接到时钟信号cp
10、将芯片（1）的引脚2、6接到一起，再将引脚2接到引脚11
11、将芯片（1）的引脚8、12接到一起，再将芯片（1）的引脚8接到芯片（2）的引脚3
12、将芯片（2）的引脚2、6接到一起，再将引脚6接到引脚11
13、将芯片（1）的引脚5、9分别接到q0、q1，再将芯片（2）的引脚5、9分别接到q2、q3
14、分别将两芯片的14脚接电源+5v，分别将两芯片的7脚接地0v。
五、验证：
接通电源on，默认输出
原始状态0000
每输入一个cp信号（单击cp），
的状态就会相应的变化，变化规律为0000（原始状态）、1000、0100、1100、0010、1010、0110、1110、0001、1001、0101、1101、0011、1011、0111、1111
热心网友
时间：2023-08-19 07:56
与同步清零端或同步置位端相比，两者区别如下：
同步清零或置位，电平有效后，时钟上升沿（或下降沿）时刻，清零或置位操作发生；
异步清零或置位，只要电平有效，清零或置位操作马上发生。
以74LS74为例：
74LS74只有异步置位/PRE1、/PRE2和异步清零/CLR1、/CLR2。
