求基于verilog的分频程序,将100MHz分成1MHz

发布网友发布时间：2022-05-30 07:03

共2个回答

热心网友时间：2023-10-15 20:57

mole sdio_slave(
clk_100m,
rst,
clk_1m

);
input clk_100m;
input rst;

output clk_1m;
reg clk_1m;
reg [7:0]div_cnt;
always@(posedge clk_100m or negedge rst)begin
if(!rst)
div_cnt<= 8'b0;
else if(div_cnt==49)
div_cnt<=8'b0;
else
div_cnt<=div_cnt+8'b1;
end
always@(posedge clk_100m or negedge rst)begin
if(!rst)
clk_1m<= 1'b0;
else if(div_cnt==49)
clk_1m<=~clk_1m;
else
clk_1m<=clk_1m;
end
endmole
ok 了，这就是你要的分频器追问非常感谢打了这么多，我还有一个问题，那个用这个程序仿真出图是不是还要写test bench啊？

追答必须的，模块名字写错了，你改下

热心网友时间：2023-10-15 20:58

就是个奇数分频的问题，你可以在百度搜下，资源还是不少的