半导体存储电路(二)
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发布时间：2022-10-14 07:16
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时间：2023-11-28 09:58
C1表示CLK是编号为1的一个控制信号（因为没有小圆圈，表示高电平有效， 即CLK=1时触发器输出端才受输入信号的控制 ）
1S和1R表示受C1控制的两个输入信号
·只要有一个输入信号为低电平，与非门的输出均为高电平
·该电路结构实际由G3、G4组成的输入控制电路和G1、G2组成的SR锁存器组成
目的：可以在CLK的有效电平来之前预先将触发器置成指定的状态
其中， '称为 异步置0输入端（异步复位端） ， ‘称为 异步置1输入端（异步置位端） 。
只要 ‘或 ‘置低电平，就可以立即使触发器置1或置0，不受时钟信号的控制。
· 在CLK=1的全部时间里，S和R状态的变化都可能引起输出状态的变化 。在CLK回到0以后，触发器保存的是 CLK回到0以前瞬间的状态。
所以CLK=1期间，S、R的状态的多次变化会使触发器输出的状态发生 多次翻转 ， 降低了触发器的抗干扰能力 。
目的：适应单端输入信号的需要，并且可以避免两个输入端相与为0的不定情况的出现
D触发器特点：在CLK有效电平期间，输出状态和输入状态相同。
在CMOS电路中，常利用CMOS传输门组成D触发器。
在CLK=0之后，由于反相器G1的电容存储效应，短时间内的G1输入端仍然保持 截止以前瞬间的状态，而且这时反相器 、 和 形成了形态 自锁 的闭合回路，所以Q和A'的状态被保存下来。
注：右上角的“一|”表示延迟
脉冲触发SR触发器也叫做 主从SR触发器 。CLK=1时， （主触发器）的输出状态由S和R端的输入状态决定， （从触发器）保持原来的状态不变；当CLK=0时，即下降沿到来的时候，主触发器保持原来的状态不变，从触发器被置成和 相同的状态。
其中，CLK列第二行的符号表示下降沿。
·在一个时钟周期里，输出端的状态只可能改变一次，而且发生在CLK的下降沿。
·CLK高电平期间，主触发器输出的状态可能随S和R状态的变化。
·仍然存在不定态，仍然要保证SR=0。
主从触发发器的理想状态：前言采样，后沿定局
显然目前这种主从触发器还未能满足这样的状态，因为它不是只是根据时钟信号的上升沿那一瞬间来采样的。
要达到这个目的，必须使CLK=1期间，主触发器的输出状态不发生变化
目的：为了使主从SR触发器在S=R=1时也有确定的状态，则将输出端Q和Q'反馈到输入端
分别对J、K、Q取不同的值的组合做讨论
·CLK变化一次，触发器的状态只可能改变一次。
·在CLK为高电平期间，主触发器只可能翻转一次。若在CLK=1期间输入端状态发生变化，需要找到CLK下降沿到来之前的Q状态来决定Q*。
· 存在一次变化问题 （即不能只根据下降沿到来时刻的状态来判断Q*） 这是这个主从JK触发器最大的缺点
也正是这种缺点，使得电路的抗干扰能力很弱，J、K的值在CLK=1期间不能发生变化。也因此违反了采用主从结构的初衷。所以在实际情况下这种触发器是不能使用的。
下图的*部分就存在CLK=1期间J、K的变化导致Q的状态也发生了一次翻转的问题。
目的 ：提高触发器的可靠性， 增强抗干扰能力，希望触发器的 次态仅取决于 CLK信号下降沿（或上升沿） 到达时刻 输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。
把5.3.2中的主从SR触发器中的SR触发器换成D锁存器，即可构成一个边沿触发器。
在实际中，常用CMOS电路来组成边沿触发器
工作原理：
当CLK=0时， 导通， 断开，所以 =D; 断开， 导通，Q保持原来的状态，反馈电路接通，自锁。
当CLK=1时， 断开， 导通，主电路保持原来的状态； 导通， 断开，Q*=D，反馈电路不通。
所以这是个上升沿触发的D触发器。
工作原理：
， ，Q=1
, ，Q=0
工作原理：
当CLK=0时，G3和G4*，输出高电平，触发器保持原态，Q*=Q；G6的输出未D',G5的输出为D。
当CLK由0变成1，即脉冲的上升沿到来的时候，G3和G4门开启，把原来G5和G6门的输出传到G1和G2门处，Q=D。
当CLK=1时，G3和G4开启，但输出互为取反，即必有一个为低电平。若G3，则G3输出为低电平，则G4、G5门*，D数据封锁，通过①线维持Q=1，通过③线阻止Q=0；
当G4输出为0，则G6门封锁，D数据*，使得Q=0，同时②线阻止Q=1,保持Q=0
所以①线为置1线；②为置0维持线和置1阻塞线；③为置0阻塞线。
