发布网友 发布时间:2022-06-15 21:40
共3个回答
热心网友 时间:2023-10-28 21:43
VHDL每一条语句最终生成的是一堆电路,记得是一堆实实在在的电路,不是生成一堆来执行什么功能的程序 所以不存在什么延时问题,所谓的延时,只是输入到输出的延时,执行语句的耗时那是不存在这种说法的热心网友 时间:2023-10-28 21:43
VHDL有别于其它语言,延时只能用在仿真。但是可以:利用晶振源的时钟震荡,定义一个分频器,用分频器来延时。热心网友 时间:2023-10-28 21:44
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