谁帮我用verilog语言做个M=15的m序列码发生器5
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发布时间：2023-10-15 01:17
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时间：2024-12-05 13:18
input c_clk,
input iN_rst,
output o_ser
);
reg [3:0]flow = 4'b0001;
assign o_ser = flow[0];
always@(posedge c_clk or negedge iN_rst)
begin
if(~iN_rst)
flow <= 4'b0001;
else
begin
flow[3:1] <= flow[2:0];
flow[0] <= flow[3] ^ flow[2];
end
end
endmole
//output o_ser 是序列输出
