VHDL中，在process中的if(clk'event and clk='1')语句之间是并行进行的么？

发布网友发布时间：2022-04-28 17:03

共3个回答

热心网友时间：2023-09-12 20:51

不是的，在process里的语句是顺序执行的。process之间是并行的。追问对我我这段程序，时钟的上跳沿是一个时刻，当第一个
if(clk'event and clk='1')then

执行完了，到第二个
if(clk'event and clk='1')then

时，上跳沿还有效么？
也就是说在一个process内能执行两个判断上跳沿的if语句么？

追答最好不要这样，放在一个if语句里就行啦

热心网友时间：2023-09-12 20:51

process内的语句是顺序进行的，即执行完第一个if语句之后再执行第二个，但是整个process中的signal变量的更新只在整个process完成后才更新追问对我我这段程序，时钟的上跳沿是一个时刻，当第一个
if(clk'event and clk='1')then

执行完了，到第二个
if(clk'event and clk='1')then

时，上跳沿还有效么？
也就是说在一个process内能执行两个判断上跳沿的if语句么？

追答在一个clk的上升沿来临时，显示第一个if语句执行，然后，再是第二个if语句执行，这两个语句都属于这个上升沿process中的动作。在执行完语句之后进行赋值的更新

热心网友时间：2023-09-12 20:52

if语句是顺序语句，是按顺序执行的。process（进程）之间是并行执行的。追问对我我这段程序，时钟的上跳沿是一个时刻，当第一个
if(clk'event and clk='1')then

执行完了，到第二个
if(clk'event and clk='1')then

时，上跳沿还有效么？
也就是说在一个process内能执行两个判断上跳沿的if语句么？

追答应给可以，但不建议那样。

VHDL中，在process中的if(clk&#39;event and clk=&#39;1&#39;)语句之间是并行进行的么？

VHDL中，在process中的if(clk'event and clk='1')语句之间是并行进行的么？