在eda中用verilog hdl case语句写7分频

发布网友发布时间：2022-04-28 20:06

共2个回答

热心网友时间：2022-06-23 01:03

写个简单的吧，没复位，占空比不是50%的。要50%占空比的，再采个下降沿就行了
mole fre_div7(output reg clk_o,
input clk_i);
reg [2:0] count;

always@(posedge clk_i)
begin

if(count=3‘b110)

count<=3'b0

else
count<=count+1;
end

always@(count)
begin

case(count[2])

1'b0:clk_o=1'b0;

1'b1:clk_o=1'b1;

default:clk_o=0;

endcase

end

endmole追问case后的条件count（2）什么意思

热心网友时间：2022-06-23 01:04

50%占空比的；
两个计数器，两个标志位，一个计数器上升沿计数，flagp要保持4（（N+1）/2）个时钟为高，剩下的（3个）为低（比高的少一个）；另一个下降沿计数器同理得到flagn，相当于比flagp晚半个时钟，这样两个相与就得到了3.5个时钟高，3.5个时钟低的7分频信号了

在eda中 用verilog hdl case语句写7分频

在eda中用verilog hdl case语句写7分频