调试SDRAM时,数据读写不正常,求助!!

发布网友发布时间：2022-05-16 08:40

共2个回答

热心网友时间：2023-10-17 01:07

串口读写SDRAM的调试经验 1。用ModelSim仿真时SDR有一管脚始终高阻，耽误了不了时间。还是老问题，控制模块里的wire连线与功能模块的端口不一致(Fifo_Data写成Fifo_DATA)。这种问题Verilog编译是不会报错的，一旦出错就让人抓狂。 2。经FIFO,读取串口时，第一个字符读不到，原因就是FIFO要等Read信号重新变高时才出数据。但开始时却怀疑自已对非阻塞赋值的理解，耽误几个小时。 3。一开始使用SDRAM模块，却没有用PLL给SDRAM和SDR控制器分频，自已去摸索太难了。

热心网友时间：2023-10-17 01:07

建议楼主把问题在dsp专栏中发布看看有没有人能帮到你。

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