在用verilog编写三段式状态机的时候，我看网上很多地方都是提到格式如下：always @ (posedge clk or negedg

发布网友发布时间：2022-05-13 15:35

共2个回答

热心网友时间：2023-10-14 15:44

1.第二段如果用时序逻辑，会导致你的状态机对输入条件的引起的变化多延迟一拍。
2.CS比NS慢一拍，如果用CS，你的o1,o2都会晚一拍。

热心网友时间：2023-10-14 15:45

都用时序逻辑的话，功能上没有什么区别，只是速度会慢一半。第三段假如case里边用CS的话，与第二段要么相矛盾，要么多此一举。追问假如第二段用时序逻辑，而第三段用时序逻辑，但case里边用CS的话，您说的相矛盾，多此一举，是怎么回事呢？不太理解哦，我觉得用cs跟ns都可以，只是在看功能仿真波形图的时候，假如用ns：则看ns 对应的是当前的输出；假如用cs，则cs的下一个时钟上升沿才能看到当前状态的输出。您看我的理解有没有问题？