80386到现在的cpU增加了哪些知识点
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发布时间：2022-04-21 21:33
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懂视网
时间：2022-03-31 09:27
80486中有8个32位通用寄存器。寄存器是中央处理器内的组成部分，是有限存贮容量的高速存贮部件，可用来暂存指令、数据和地址。
80486是Intel公司1989年推出的32位微处理器。采用了1μm（微米）制造工艺，内部集成了120万个晶体管。内外部数据总线是32位，地址总线为32位，可寻址4GB的存储空间，支持虚拟存储管理技术，虚拟存储空间为64TB。片内集成有浮点运算部件和8KB的cache（L1 cache），同时也支持外部cache（L2 cache）。整数处理部件采用精简指令集RISC结构，提高了指令的执行速度。此外，微处理器还引进了时钟倍频技术和新的内部总线结构，从而使主频可以超出100MHz。80486 CPU内部包括总线接口部件、指令预取部件、指令译码部件、控制和保护测试单元部件、整数执行部件、分段部件、分页部件，以及浮点运算部件和高速缓存（cache）管理部件。
热心网友
时间：2022-03-31 06:35
在8086的EU--执行单元(Execution Unit)和BIU--总线接口单元（Bus Interface Unit）两部分中包含有一些工作寄存器，这些寄存器用来存放计算过程中的各种信息，如操作数地址、操作数及运算的中间结果等。微处理器从寄存器中存取数据比从存储器中存取数据要快的多，因此，在计算过程中，合理利用寄存器保存操作数、中间结果或其它信息，能提高程序的运行效率。根据这些寄存器所起的作用，8086寄存器组可以分为通用寄存器、专用寄存器和段寄存器三类
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1． 通用寄存器
通用寄存器包括了8个16位的寄存器：AX、BX、CX、DX、SP、BP、DI及SI。其中AX、BX、CX、DX在一般情况下作为通用的数据寄存器，用来暂时存放计算过程中所用到的操作数、结果或其他信息。它们还可分为两个独立的8位寄存器使用，命名为AL、AH、BL、BH、CL、CH、DL和DH。这4个通用数据寄存器除通用功能外，还有如下专门用途：
AX作为累加器用，所以它是算术运算的主要寄存器。在乘除指令中指定用来存放操作数。另外，所有的I/O指令都使用AX或AL与外部设备传送信息。
BX在计算存储器地址时，可作为基址寄存器使用。
CX常用来保存计数值，如在移位指令、循环指令和串处理指令中用作隐含的计数器。
DX在作双字长运算时，可把DX和AX组合在一起存放一个双字长数，DX用来存放高16位数据。此外，对某些I/O操作，DX可用来存放I/O的端口地址。
SP、BP、SI、DI四个16位寄存器可以象数据寄存器一样在运算过程中存放操作数，但它们只能以字（16位）为单位使用。此外，它们更经常的用途是在存储器寻址时，提供偏移地址。因此，它们可称为指针或变址寄存器。
SP称为堆栈指针寄存器，用来指出栈顶的偏移地址。
BP称为基址指针寄存器，在寻址时作为基地址寄存器使用，但它必须与堆栈段寄存器SS联用来确定堆栈段中的存储单元地址。
SI为源变址寄存器，在串处理指令中，SI作为隐含的源变址寄存器与DS联用，以确定数据段中的存储单元地址，并有自动增量和自动减量的变址功能。
DI为目的变址寄存器，在串处理指令中，DI和附加段寄存器ES联用，以达到在附加段中寻址的目的，然后DI自动增量或减量。
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8086的专用寄存器包括IP、SP和FLAGS三个16位寄存器。
IP为指令指针寄存器，它用来存放将要执行的下一条指令地址的偏移量，它与段寄存器CS联合形成代码段中指令的物理地址。在计算机中，控制程序的执行流程就是通过控制IP的值来实现的。
SP为堆栈指针寄存器，它与堆栈段寄存器联用来确定堆栈段中栈顶的地址，也就是说SP用来存放栈顶的偏移地址。
FLAGS为标志寄存器，这是一个存放条件码标志、控制标志的16位寄存器。
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8086的标志寄存器
条件码标志用来记录程序中运行结果的状态信息，它们是根据有关指令的运行结果由(CPU)自动设置的。由于这些状态信息往往作为后续条件转移指令的转移控制条件，所以称为条件码。
① 进位标志 CF，记录运算时最高有效位产生的进位值。
② 符号标志 SF，记录运算结果的符号。结果为负时置1，否则置0。
③ 零标志 ZF，运算结果为0时ZF位置1，否则置0。
④ 溢出标志 OF，在运算过程中，如操作数超出了机器可表示数的范围称为溢出。溢出时OF位置1，否则置0。
⑤ 辅助进位标志 AF，记录运算时第3位（半个字节）产生的进位值。
⑥ 奇偶标志 PF，用来为机器中传送信息时可能产生的代码出错情况提供检验条件。当结果操作数中1的个数为偶数时置1，否则置0。
控制标志位有3位：
① 方向标志 DF，在串处理指令中控制处理信息的方向。当DF=1时，串处理从高地址向低地址方向处理。当DF=0时，串处理就从低地址向高地址方向处理。
② 陷阱标志 TF，用于调试时的单步方式操作。当TF=1时，每条指令执行完后产生陷阱，由系统控制计算机；当TF=0时，CPU正常工作，不产生陷阱。
③ 中断标志 IF，用于控制可屏蔽硬件中断。当IF=1时，允许8086微处理器响应中断请求，否则关闭中断。
8086提供了设置某些状态信息的指令。必要时，程序员可使用这些指令来建立状态信息。
调试程序Debug中提供了测试标志位的手段，它用符号表示某些标志位的值
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3． 段寄存器
8086微处理器共有4个16位的段寄存器，在寻址内存单元时，用它们直接或间接地存放段地址。
代码段寄存器CS：存放当前执行的程序的段地址。
数据段寄存器DS：存放当前执行的程序所用操作数的段地址。
堆栈段寄存器SS：存放当前执行的程序所用堆栈的段地址。
附加段寄存器ES：存放当前执行程序中一个辅助数据段的段地址。
注：
执行单元(Execution Unit)：负责指令的执行，实际是既有控制器的功能，也有运算器的功能。包括：ALU、标志寄存器、暂存器、寄存器组、控制单元 。EU和BIU是组成8086微处理器的两个基本功能部件，他们相互配合完成指令操作。当EU从指令队列中去走指令后，指令队列出现空字节，BIU就立即自动地从内存中取出后续的指令放入队列；当EU执行指令需要操作数时，BIU就根据EU给出的操作数有效地址，从指定的内存单元或I/O端口取出数据供EU使用；当EU运算结束后，BIU将运算结果写入指定的内存单元或I/O端口。EU和BIU这两个功能部件又是相互独立的。大多数情况下，EU的执行指令操作与BIU的取指令操作在实践上可重叠进行，既EU进行某条指令执行操作时，BIU可同时进行后继指令的取指令操作，这两个部件并行连续工作可形成指令处理流水线。这样，可减少CPU取指令的等待时间，加快了CPU的指令执行速度，也提高了系统总线的利用率。)
写这篇文章，完全是因为学习保护模式需要这些知识，读者完全可以走马观花，大致看看有什么内容，知道需要的时候来查这篇文章就可以了，完全没有必要抵抗着困意非要把这篇文章认真看完，记住里面每一个寄存器里每一位的定义，但是以后的文章如果需要，一定要记得回来查查相关的内容。
然后说一下386
80386共提供7种类型的32位寄存器，如下：
通用寄存器(EAX、EBX、ECX、EDX、ESP、EBP、ESI、EDI)
段寄存器(CS、SS、DS、ES、FS、GS)
指令指针寄存器和标志寄存器(EIP、EFLAGS)
系统表寄存器(GDTR、IDTR、LDTR、TR)
控制寄存器(CR0、CR1、CR2、CR3、CR4)
调试寄存器(DR0、DR1、DR2、DR3、DR4、DR5、DR6、DR7)
测试寄存器(TR6、TR7)
其中后三类寄存器是80386以后的CPU才有的，以前的CPU完全没有。
下图是前四类寄存器的大致示意图：
本文只对这些寄存器做一个大致的介绍，其中有些特殊且有较大意义的寄存器，会另文介绍。
一、通用寄存器
一组八个通用寄存器是对8086/80286通用寄存器的32位扩展，其用法与在8086/80286中相似，支持8位、16位、32位操作，进行32位操作是，寄存器名称前面冠以“E”。
这八个寄存器的名称如下：EAX（累加器）、EBX（基址）、ECX（计数）、EDX（数据）、ESP（栈指针）、EBP（基址指针）、ESI（源变址）、EDI（目的变址）。
ESI EDI变址寄存器
32位CPU有2个32位通用寄存器ESI和EDI。其低16位对应先前CPU中的SI和DI，对低16位数据的存取，不影响高16位的数据。
寄存器ESI、EDI、SI和DI称为变址寄存器(Index Register)，它们主要用于存放存储单元在段内的偏移量，用它们可实现多种存储器操作数的寻址方式，为以不同的地址形式访问存储单元提供方便。变址寄存器不可分割成8位寄存器。作为通用寄存器，也可存储算术逻辑运算的操作数和运算结果。 它们可作一般的存储器指针使用。在字符串操作指令的执行过程中，对它们有特定的要求，而且还具有特殊的功能。
SI是源变址寄存器，DI是目的变址寄存器。可以用来存放数据、地址，功能类似、用法类似、一般使用哪个都可以。
二、段寄存器
80386比8086/80286增加了两个段寄存器FS、GS。
除CS支持代码段，SS支持堆栈段外，程序员可以利用其它的所有段寄存器支持数据段。
每个段寄存器对应这一个64位高速缓存器（有些资料中说有96位，但值使用其中的64位），这在8086中是没有的（在80286中为48位），它的具体作用将另文介绍。
三、指令指针寄存器和标志寄存器
指令寄存器EIP是对8086/80286指令指针寄存器的32位扩展，它包含着待执行指令的32位偏移量，该值总是相对CS所代表的段基址而言的。
标志寄存器也是对8086/80286标志寄存器的32位扩展，其定义如下（这张图截自Intel关于IA32架构的最新文档）：
其中OF、DF、IF、TF、SF、ZF、AF、PF和CF在8086中就已经存在，请参考相关资料。
IOPL（I/O Privilege Level）是从80286开始出现的，占2个bit表示I/O特权级，如果当前特权级小于或等于IOPL，则可以执行I/O操作，否则将出现一个保护性异常。IOPL只能由特权级为0的程序或任务来修改。
NT（Nested Task）也是从80286开始出现的，表示嵌套任务，用于控制中断返回指令IRET，当NT=0时，用堆栈中保存的值恢复EFLAGS、CS和EIP，从而实现返回；若NT=1，则通过任务切换实现中断返回。
下面的标志位是80386以后的CPU才有的标志。
VM（Virtual-8086 mode）表示虚拟8086模式，如果VM被置位且80386已出于保护模式下，则CPU切换到虚拟8086模式，此时，对段的任何操作又回到了实模式，如同在8086下运行一样。
RF（Resume flag）表示恢复标志(也叫重启标志)，与调试寄存器一起用于断点和单步操作，当RF＝1 时，下一条指令的任何调试故障将被忽略，不产生异常中断。当RF=0时，调试故障被接受，并产生异常中断。用于调试失败后，强迫程序恢复执行，在成功执行每条指令后，RF自动复位。
AC（Alignment check）表示对齐检查。这个标志是80486以后的CPU才有的。当AC=1且CR0中的AM=1时，允许存储器进行地址对齐检查，若发现地址未对齐，将产生异常中断。所谓地址对齐，是指当访问一个字（2字节长）时，其地址必须是偶数（2的倍数），当访问双字（4字节长）时，其地址必须是4的倍数。
但是只有运行在特权级3的程序才执行地址对齐检查，特权级0、1、2忽略该标志。
VIF（Virtual interrupt flag）表示虚拟中断标志。以下的三个标志是Pentium以后的CPU才有的。当VIF=1时，可以使用虚拟中断，当VIF=0时不能使用虚拟中断。该标志要和下面的VIP和CR4中的VME配合使用。
VIP（Virtual interrupt pending flag）表示虚拟中断挂起标志。当VIP=1时，VIF有效，VIP=0时VIF无效。
ID（Identification flag）表示鉴别标志。该标志用来只是Pentium CPU是否支持CPUID的指令。
实际上，如果不编写操作系统，大部分标志可能很难得用到一次，有个印象就好了，用到了再去查不迟。
四、系统表寄存器
80386 中有4个系统表寄存器，分别是全局描述符表寄存器(GDTR)、中断描述符表寄存器(IDTR)、局部描述符表寄存器(LDTR)、任务状态寄存器(TR)。系统表寄存器用于在保护方式下，管理4 个系统表，由于只能在保护方式下使用，因此又称为保护方式寄存器。有关描述附表的问题，另文介绍。
五、控制寄存器
80386的控制寄存器有4个，其中CR1保留以后使用，从Pentium开始，又增加了一个CR4，CR0的低16位包含了与80286的MSW一致的位定义，保持了和80286的兼容，同时也兼容了从80286开始的两条指令LMSW/SMSW，其基本定义如下：
CR0中各位含义如下：
PE（Protection Enable）保护模式允许，PE=0表示CPU工作在实模式，PE=1表示CPU工作在保护模式
MP（Monitor Coprocessor）监控协处理器，MP=1表示协处理器在工作，MP=0表示协处理器未工作。
EM（Emulation）协处理器仿真，当MP=0，EM=1时，表示正在使用软件仿真协处理器工作。
TS（Task Switched）任务转换，每当进行任务转换时，TS=1，任务转换完毕，TS=0。TS=1时不允许协处理器工作。
以上4个定义从80286开始，下面的2个定义从80386开始存在
ET（Extension Type）处理器扩展类型，反映了所扩展的协处理器的类型，ET=0为80287，ET=1为80387。
PG（Paging）页式管理机制使能，PG=1时页式管理机制工作，否则不工作。
从80486开始又增加了如下位定义。
NE（Numeric Error）数值异常中断控制，NE=1时，如果运行协处理器指令发生故障，则用异常中断处理，NE=0时，则用外部中断处理。
WP（Write Protect）写保护，当WP=1时，对只读页面进行写操作会产生页故障。
AM（Alignment Mask）对齐标志，AM=1时，允许对齐检查，AM=0时不允许，关于对齐，在EFLAGS的AC标志时介绍过，在80486以后的CPU中，CPU进行对齐检查需要满足三个条件，AC=1、AM=1并且当前特权级为3。
NW（Not Write-through）和CD（Cache Disable），这两个标志都是用来控制CPU内部的CACHE的，当NW=0且CD=0时，CACHE使能，其它的组合说起来比较复杂，如果有读者真的想搞清楚的话，可以参阅《Intel? 64 and IA-32 Architectures》中的“Software Developer’s Manual Volume 3A”这一册，在第10章对这两个标志的各种组合有比较详细的说明。
CR1保留未用；CR2存放引起页故障的线性地址，只有在PG=1时，CR2才有效，当页故障处理程序被激活时，压入页故障处理程序堆栈中的错误码提供页故障的状态信息。
CR3的bit12--bit31存放页目录的基地址，因为也目录总是页对齐的（一页为4K），所以页目录基地址从bit12开始就可以了。只有当CR0中的PG=1时，CR3的页目录基地址才有效。
从80486开始，在CR3的低12位定义了两个控制位，如下：
PCD（Page-level Cache Disable）页CACHE禁止，当PCD=0时，页目录表进行高速缓存，PCD=1时，不进行高速缓存；该位控制PCD引脚控制外部CACHE工作还是不工作。
PWT（Page-level Writes Transparent），CACHE的写入分为透写（Write-Through）和回写（Write-Back）,80486以上的CPU内部的CACHE都是透写的，但对外部CACHE而言，允许某些页是回写的，而另一些页是透写的，当PWT=1时，外部CACHE对页目录进行透写，否则进行回写；此位驱动PWT引脚以控制外部CACHE是透写还是回写。
CR4是从Pentium CPU开始出现的。
VME（Virtual-8086 Mode Extensions）虚拟8086方式扩展，VME=1允许使用虚拟8086扩展模式，否则只能使用80386/80486的虚拟8086模式。
PVI（Protected-Mode Virtual Interrupts）保护模式虚拟中断，PVI=1时，在保护模式下支持虚拟中断标志VIF(EFLAGS中)，PVI=0则不支持虚拟中断标志。
TSD（Time Stamp Disable）时间戳禁止，TSD=1时，允许在特权级为0的程序中执行RDTSC指令（读时间戳计数指令），TSD=0时，允许任何特权级执行RDTSC指令。
DE（Debugging Extensions）调试扩展，
PSE（Page Size Extensions）页大小扩展，PSE=1时，页大小可以扩展到2M或4M，PSE=0时，页大小只能是4K.
PAE（Physical Address Extension）物理地址扩展，PAE=1时，页物理地址可以扩展到36bits以上，PAE=0时只能用32bits的物理地址。
MCE（Machine-Check Enable）硬件检查使能，Pentium以后的CPU有一种硬件检测功能，MCE=1时允许使用该功能。
PGE（Page Global Enable）全局页使能，PGE=1时，允许使用全局页，PGE=0时禁止使用全局页。
PCE（Performance-Monitoring Counter Enable）性能监视计数器使能，当PCE=1时，允许在任何保护级下执行RDPMC指令，PCE=0时，只有特权级0的程序可以执行RDPMC指令。
OSFXSR（Operating System Support for FXSAVE and FXRSTOR instructions）
OSXMMEXCPT（Operating System Support for Unmasked SIMD Floating-Point Exceptions）
VMXE（VMX-Enable Bit）VMX使能位，VMXE=1时，允许VMX操作。
SMXE（SMX-Enable Bit）SMX使能位，SMXE=1时，允许SMX操作。
OSXSAVE（XSAVE and Processor Extended States-Enable Bit）
六、调试寄存器
一共有8个调试寄存器DR0--DR7，DR0-DR3可以分别设置4个断点的线性地址，DR4-DR5保留未用，DR6是断点状态寄存器，DR7是断点控制寄存器（包括断点类型、断点长度，断点开放/禁止）
七、测试寄存器
一共有8个测试寄存器TR0--TR7，TR0-TR2保留，TR3-TR5用作CACHE测试，TR6为命令测试寄存器，TR7为测试数据寄存器
热心网友
时间：2022-03-31 07:53
多线程:同时多线程Simultaneous Multithreading，简称SMT。SMT可通过复制处理器上的结构状态，让同一个处理器上的多个线程同步执行并共享处理器的执行资源，可最大限度地实现宽发射、乱序的超标量处理，提高处理器运算部件的利用率，缓和由于数据相关或Cache未命中带来的访问内存延时。当没有多个线程可用时，SMT处理器几乎和传统的宽发射超标量处理器一样。
多核心:多核心，也指单芯片多处理器（Chip Multiprocessors，简称CMP）。CMP是由美国斯坦福大学提出的，其思想是将大规模并行处理器中的SMP（对称多处理器）集成到同一芯片内，各个处理器并行执行不同的进程。与CMP比较，SMT处理器结构的灵活性比较突出。
SMP:SMP（Symmetric Multi-Processing），对称多处理结构的简称，是指在一个计算机上汇集了一组处理器(多CPU),各CPU之间共享内存子系统以及总线结构。在这种技术的支持下，一个服务器系统可以同时运行多个处理器，并共享内存和其他的主机资源。像双至强，也就是所说的二路，这是在对称处理器系统中最常见的一种（至强MP可以支持到四路，AMD Opteron可以支持1-8路）。也有少数是16路的。但是一般来讲，SMP结构的机器可扩展性较差，很难做到100个以上多处理器，常规的一般是8个到16个，不过这对于多数的用户来说已经够用了。
NUMA技术:NUMA即非一致访问分布共享存储技术，它是由若干通过高速专用网络连接起来的独立节点构成的系统，各个节点可以是单个的CPU或是SMP系统。在NUMA中，Cache 的一致性有多种解决方案，一般采用硬件技术实现对cache的一致性维护，通常需要操作系统针对NUMA访存不一致的特性（本地内存和远端内存访存延迟和带宽的不同）进行特殊优化以提高效率，或采用特殊软件编程方法提高效率。
乱序执行技术:乱序执行（out-of-orderexecution），是指CPU允许将多条指令不按程序规定的顺序分开发送给各相应电路单元处理的技术。这样将根据个电路单元的状态和各指令能否提前执行的具体情况分析后，将能提前执行的指令立即发送给相应电路单元执行，在这期间不按规定顺序执行指令，然后由重新排列单元将各执行单元结果按指令顺序重新排列。采用乱序执行技术的目的是为了使CPU内部电路满负荷运转并相应提高了CPU的运行程序的速度。
分枝技术：（branch）指令进行运算时需要等待结果，一般无条件分枝只需要按指令顺序执行，而条件分枝必须根据处理后的结果，再决定是否按原先顺序进行。
高速缓存：在计算机存储系统的层次结构中，介于*处理器和主存储器之间的高速小容量存储器。它和主存储器一起构成一级的存储器。高速缓冲存储器和主存储器之间信息的调度和传送是由硬件自动进行的。
S.E.C封装(Single Edge Contact)技术：将高速缓存与处理器整合在一块PCB板上。
参考资料：http://www.pcpop.com/doc/0/185/185540_5.shtml
