求一个用verilog实现二分之一分频（是提高频率，不是降低频率）的代码

发布网友发布时间：2022-05-12 22:04

共2个回答

热心网友时间：2023-10-25 10:10

那是2倍频，不是分频。
基本思想：通过逻辑延时，使同频时钟相位改变，而后将两个时钟相或即可得到二倍频电路，不过占空比不可调，由两个时钟相位差决定。
Verilog代码如下：
mole twice (clk,
clk_out
);

input clk; output clk_out;
wire clk_temp;
wire d_outn;
reg d_out=0;

assign clk_temp = clk ^ d_out ;
assign clk_out = clk_temp ;
assign d_outn = ~d_out ;

always@（posedge clk_temp)
begin
d_out <= d_outn ;
end

endmole

热心网友时间：2023-10-25 10:11

就是倍频呗~直接用PLL得了，搞得那么麻烦

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