怎么用verilog实现1/2分频?从2HZ到4HZ

发布网友发布时间：2022-05-12 22:04

共3个回答

热心网友时间：2023-10-25 10:10

你这叫倍频, verilog本身没这种功能, 它只是一个描述性语言, 需要芯片内部的物理器件支持才行.
现在的FPGA一般都有PLL[锁相环], 它可以在一定频率范围内实现你想要的倍频功能.
锁相环的使用方式是, 首先用开发软件的宏模块/IP/MegaCore来生成PLL模块及其端口, 然后在其它地方例化这个模块.

热心网友时间：2023-10-25 10:11

mole test(
clk,
rst,
clkout);
input clk,rst;
output clkout;
reg clkout;
always @ (posedge clk or negedge rst)
if (!rst)
clkout <= 1'b0;
else
clkout <= ~clkout;

endmole
这个是异步复位低有效的程序

热心网友时间：2023-10-25 10:11

input clkin;
output clkout;
reg clkout;
always @(posedge clkin)
begin
if(clkin)
clkout<=clkout+1;
end
这是最简单的计数器实现二分频